臺灣博碩士論文加值系統

在這篇論文中，我提出了應用於全數位時脈複原電路(All Digital
Clock Recovery Circuit)中的鎖頻迴路(Frequency Locked Loop，
FLL)，稱之為「 以片斷線性級數可變化數位控制振盪器(Piecewise
Linear Digital ControlledOscillator， PLDCO)為基礎的鎖頻迴路」(
PLDCO-based Frequency Locked Loop）。
在鎖頻迴路中，片斷線性級數可變化數位控制振盪器是最主要的原件。我
提出了一個新的架構，這個架構是根據級數可變化數位控制振盪器(Stage
Variable Digital Controlled Oscillator, SVDCO)所改進而來的，再
配合我 所寫的程式，可快速的得到達成線性的響應所需要的MOS長寬比
。依據此架構所設計出來的數位控制振盪器(Digital Controlled
Oscillator)有以下的優點： (1)較小的模式轉換jitter。
(2)較簡單的控制演算法。 (3)在高頻帶和低頻帶中有相同的jitter。
我也實際設計了一顆0.6微米互補式金氧半導體電晶體製程的鎖頻迴路。
根據模擬結果顯示我所設計的晶片可操作的頻率範圍是 60.95MHz
到210.75MHz(在所有可能的製程變動下，溫度由25度到80度) 。 而我所
設計出來的晶片大小為 2078um * 1497um。

This thesis is based on a new frequency locked loop(FLL)
circuit for all digital clock recovery circuit called the PLDCO-
based FLL circuit . The piecewise linear digital controlled
oscillator(PLDCO) which is a modified version of the digital
control oscillator(DCO) is the heart of this proposed circuit.
The PLDCO has features of small mode transistion jitter,simple
control algorithm and has the same jitter of each nearby contrl
wordtransition. A propotype of this FLL circuit chip for all
digital clock recovery circuitis implemented with 0.6um CMOS
process. The simulation result shows that thischip operate under
the range from 60.95MHz to 210.75Mhz across all the processes
and normal temperatures, running at 16X the reference clock
frequency.This chip has 4142 transistors and the core size is
2078.3um * 1497.3um