臺灣博碩士論文加值系統

摘要 I
ABSTRACT II
誌謝 III
第一章 導論 1
1.1研究動機 1
1.2研究背景 3
1.2.1高速序列匯流排 3
1.2.2超高速序列匯流排 6
1.3論文架構 8
第二章 高速匯流排系統 9
2.1實體層 9
2.1.1 8B/10B編碼 10
2.1.2 NRZI編碼 12
2.1.3 串列器和解串列器 15
2.1.4 資料擾碼器 15
2.1.5 資料及時脈回復電路 16
2.1.6彈性緩衝 17
2.1.6.1先進先出法（First In, First Out，FIFO） 17
2.1.6.2彈性緩衝結構 18
2.1.6.3 格雷碼轉換器 22
2.1.7 規範化Training序列規則 25
2.1.7.1彈性緩衝和SKP預定義指令 27
2.1.8 LFPS(Low Frequency Periodic Signaling)低頻率週期訊號 28
2.1.8.1 LFPS訊號定義 28
2.1.8.2 範例LFPS握手U1/U2退出，回環退出，U3喚醒 28
2.1.8.3暖重置 29
2.2 連結層介紹 30
2.2.1 封包結構 30
2.2.2循環冗餘校驗(CRC) 33
2.2.3 連結指令集(Link Commands) 34
2.2.4電源管理 36
2.2.5 標頭封包流量控制 37
2.2.6 連結調訓狀態遷移圖 38
2.2.6.1 SS.Disabled 40
2.2.6.2 SS.Inactive 40
2.2.6.3 Rx.Detect 41
2.2.6.4 Polling 42
2.2.6.5 Compliance Mode 43
2.2.6.6 U0 43
2.2.6.7 U1 43
2.2.6.8 U2 44
2.2.6.9 U3 45
2.2.6.10 Recovery 45
2.2.6.11 Loopback 46
2.2.6.12 Hot Reset 47
2.3 協定層介紹 49
2.3.1 超高速協定 50
2.3.2 輸入傳輸 50
2.3.3 輸出傳輸 51
第三章 超高速匯流排模組與設計 53
3.1 實體層模組建立 53
3.1.1 8B/10B編解碼 53
3.1.2 串列器和解串列器 56
3.1.3 資料擾碼器 57
3.1.4先進先出法（First In, First Out，FIFO） 58
3.1.5隨機存取記憶體(RAM) 59
3.1.6唯讀記憶體(ROM) 59
3.1.7 格雷碼轉換器 60
3.1.8 實體層整合模組 61
3.2連結層模組建立 63
3.2.1循環冗餘校驗(CRC) 63
3.2.2 LTSSM模組建立 64
第四章結果模擬與分析 70
4.1 實體層模擬結果 70
4.1.1 串並轉換模擬 70
4.1.2 8B/10B模擬結果 71
4.1.3 擾碼器模擬結果 73
4.1.4 實體層模組模擬結果 73
4.1.5先進先出(FIFO)模擬結果 74
4.1.6 格雷碼轉換器模擬結果 75
4.2 連結層模擬結果 76
4.2.1循環冗餘校驗(CRC) 76
4.2.2 LTSSM模擬 76
第五章 FPGA開發板之硬體實現 81
5.1 FPGA開發板及平台介紹 81
5.2 實體層硬體驗證 84
5.3 連結層硬體驗證 86
5.4 SOC佈局圖與分析 89
第六章 結論 91
參考文獻 92

 
圖目錄
圖1.2.1 USB傳遞方式 3
圖1.2.2 NRZI編碼 4
圖1.2.3 NRZI編碼過程 4
圖1.2.4 USB3.0傳輸協定 7
圖2.1.1實體層架構(a)傳送端，(b)接收端。 10
圖2.1.2 8B/10B轉換步驟 11
圖2.1.3 RZ編碼 13
圖2.1.4 NRZ編碼 13
圖2.1.5 NRZI編碼 14
圖2.1.6串列位元示意圖 15
圖2.1.7 LFSR的擾碼架構 15
圖2.1.8 資料及時脈回復架構圖 16
圖2.1.9常半滿模式讀寫同等速 17
圖2.1.10常半滿模式讀快於寫 18
圖2.1.11半滿模式寫快於讀 18
圖2.1.12半滿模式彈性緩衝結構 19
圖2.1.13 SKP對刪除 19
圖2.1.14 SKP對刪除狀態機 20
圖2.1.15 SKP添加結構 20
圖2.1.16握手 21
圖2.1.17讀寫流程控制 22
圖2.1.18二進制碼轉換格雷碼 23
圖2.1.19格雷碼轉換二進制碼 23
圖2.1.20亞穩態產生示意圖 25
圖2.1.21 LFPS訊號 28
圖2.1.22 U1/U2出口和U3喚醒LFPS握手時序圖 29
圖2.1.23暖重置離開U3狀態 29
圖2.2.1標頭封包架構 31
圖2.2.2有效資料封包架構 32
圖2.2.3資料封包架構 32
圖2.2.4連接控制字元架構 33
圖2.2.5ERDY事務包結構 34
圖2.2.6連結指令架構 34
圖2.2.7連結指令結構 35
圖2.2.8 LTSSM狀態圖 39
圖2.2.9 SS.Inactive子狀態轉移圖 41
圖2.2.10 Rx.Detect子狀態轉移圖 42
圖2.2.11 Polling子狀態轉移圖 43
圖2.2.12 U1狀態轉移圖 44
圖2.2.13 U2狀態轉移圖 45
圖2.2.14 U3狀態轉移圖 45
圖2.2.15 Recovery子狀態遷移圖 46
圖2.2.16 Loopback子狀態遷移圖 47
圖2.3.1 Two back-to-back transactions USB 2.0 vs. SS 51
圖2.3.2 Two back-to-back transactions USB2.0 vs. SS 52
圖3.1 8B/10B編碼模組架構圖 54
圖3.2 8B/10B編碼模組RTL電路圖 54
圖3.3 8B/10B解碼模組架構圖 55
圖3.4 8B/10B解碼模組RTL電路圖 55
圖3.5串並轉換架構圖 56
圖3.6並列轉串列RTL圖 56
圖3.7串列轉並列RTL圖 57
圖3.8 RTL電路圖(a)擾碼器，(b)解碼器。 57
圖3.9 RTL電路圖(a)同步FIFO，(b)非同步FIFO。 58
圖3.10 RAM RTL圖 59
圖3.11 ROM RTL圖 59
圖3.12發送端流程圖 60
圖3.13格雷碼模組架構圖 61
圖3.14格雷碼模組 RTL圖 61
圖3.15實體層架構圖 62
圖3.16實體層RTL圖 62
圖3.17 CRC-16架構圖 63
圖3.18 CRC RTL電路圖 63
圖3.19模組LTSSM狀態圖 64
圖3.20模組Inactive子狀態圖 65
圖3.21模組Detect子狀態圖 66
圖3.22模組Polling子狀態圖 67
圖3.23模組Recovery子狀態圖 68
圖3.24模組Loopback子狀態圖 68
圖3.25模組Hotreset子狀態圖 69
圖4.1並轉串模擬圖 70
圖4.2串轉並模擬圖 71
圖4.3串並模組結合模擬圖 71
圖4.4編碼結果模擬圖 72
圖4.5 8B10B編碼解碼合併模擬圖 72
圖4.6擾碼器和解擾碼器模擬結果 73
圖4.7實體層模組合併模擬結果 73
圖4.8 RAM模擬圖 74
圖4.9 ROM模擬圖 74
圖4.10同步FIFO 74
圖4.11非同步FIFO 74
圖4.12格雷碼模組模擬圖 75
圖4.13格雷碼與二進制碼之差異 75
圖4.14 CRC_16模擬結果 76
圖4.15操作狀態流程圖 77
圖4.16操作狀態模擬圖 77
圖4.17節能狀態模擬圖(a)U1，(b)U2，(c)U3。 79
圖4.18重置狀態模擬圖 80
圖4.19迴路測試狀態模擬圖 80
圖5.1 Altera DE2-70發展平臺 81
圖5.2 JUMP切換操作電壓 82
圖5.3輸出埠腳位 82
圖5.4 Quarts II軟體下載板子介面圖 83
圖5.5硬體驗證平台 83
圖5.6模擬結果(a)QuartusII，(b)Modelsim。 84
圖5.8 實體層FPGA驗證 85
圖5.9訊號於邏輯分析儀之硬體驗證 85
圖5.10操作狀態FPGA驗證(a.dissable) 86
圖5.11節能狀態FPGA驗證(a)U1，(b)U2，(c)U3。 87
圖5.12重置狀態FPGA驗證 88
圖5.13迴路測試狀態FPGA驗證 88
圖6.1設計電路架構 89
圖6.2 SOC encounter佈局圖 90

 
表目錄
表2.1.1預定義指令(Ordered Set) 12
表2.1.2二進制碼轉換格雷碼 24
表2.1.3連結配置區域 26
表2.1.4 TS1預定義指令 26
表2.1.5 TS2預定義指令 26
表2.1.6 TSEQ預定義指令 27
表2.1.7 SKP預定義指令結構 27
表2.2.1 標頭封包類型 30
表2.2.2狀態計時器時間表 39
表4.1 8B/10B轉換表 72
表5.1狀態對應碼 86
表6.1布局面積及電壓測試分析 89

[1]Norman Chan, “Everything You Need to Know About USB 3.0,” 2008, from http://www.maximumpc.com/article/features/everything_you_need_know_about_usb_30_plus_first_spliced_cable_photos
[2]Sanjiv Kumar, ” SuperSpeed USB 3.0 Specification Revolutionizes An Established Standard,” NOV, 2008.
[3]“看懂 USB 3.0：為什麼很快？架構完整大介紹” , 2011年9月, 取自http://www.techbang.com/posts/6736-cover-story-fully-upgraded-usb-30-liao-bisheng?page=1.
[4]施傑峰, ”矽智財（SIP）交易之發展與制度規劃研究-以台灣IP Mall為例, ” 國立政治大學科技管理研究所碩士論文, 民國九十三年。
[5]黃芳川, “掌握測試參數，USB 3.0驗證除錯輕鬆上手,” 2009年8月, 取自http://www.mem.com.tw/article_content.asp?sn=0908280015。
[6]林灶生, ” Verilog FPGA晶片設計,” 全華圖書, 台灣, 2008年11月。
[7]陳曦, 邱志成, 張鵬, 何初冬, ”基於verilog HDL的通信系統設計,” 統一元氣資產管理股份有限公司, 台北, 2009年2月。
[8]賈證主, 林彥伯, 王炳聰, “Verilog - Testbench 數位電路測試程式設計,” 台科大, 台灣, 2010年9月。
[9]維庫電子市場網,’’ USB的編碼方式,’’ 2009年7月,取自 http://www.dzsc.com/data/html/2008-12-15/75211.html
[10]HP, Intel Corporation, Microsoft Corporation, NEC Corporation, NXP Semiconductors, Texas Instruments Incorporated, “ Universal Serial Bus 3.0 Specification “, United States of America, July 30, 2008, pp.131-169
[11]陳鋒, ”基於FPGA的8B/10B編解碼設計,” 電子設計工程期刊, 第18卷, 第5期, 2010年5月。
[12]溫龍, ”8B/10B解碼器設計,” 科學技術與工程, 2007年9月。
[13]賀傳峰, 戴居半, 毛陸虹, ” 一種新的8B/10B編碼硬體設計方法,” 高技術通訊, 2005年3月。
[14]李宥谋, “8B/10B编码器的设计及实现,” 2005年6月。
[15]陳乃塘, “USB 3.0 王者介面在臨,” 碁峰資訊股份有限公司, 台北, 2009年6月。
[16]Bob Dunstan, ”USB 3.0 Architecture Overview,” SuperSpeed USB Developers Conference, May 20-21, 2009 , from http://wenku.baidu.com/view/2b49fff8910ef12d2a f9e7d7.html
[17]廖彬彬, 赵知劲, 张福洪, ” EPCglobal C1 Gen2标准中CRC算法的实现, ” 網路與通訊, 第24期, 2008年12月。
[18]Yu Yun, Wang Danghui, Yang Ke, “Design of Link Layer Controller for High Speed Serial Bus,” School of Computer Science and Technology Northwestern Polytechnical University, Xian, P.R.China, 2010.
[19]邢輝,”彈性緩沖在USB3.0物理層中設計與實現,” 上海交通大學微電子學院,2012年4月。
[20] Joe Winkles, “Elastic Buffer Implementations in PCI Express Devices,” November 2003.
[21]吳昆,黃坤, ”一種基於格雷碼的異步FIFO設計與實現,” 計算機與數字工程,2007。
[22]汪路元, ”FPGA設計中亞穩態及緩解措施,” 嵌入式技術,北京,2012。
[23]郭于聖, ”使用格雷碼定址之環狀非同步FIFO設計,” 國立彰化師範大學,2011。
[24]Shashank Mehta, “Design synthesizable USB 3.0 using Verilog HDL and simulate design using Cadence,” California State University, Northridge,May 2012.
[25]Yang Ke, “Design of Asynchronous Transmission Mode Link Control IP Core Based on IEEE1394,” 2010.
[26]Sue Vining, ”USB 3.0 Link Layer,” SuperSpeed USB Developers Conference,May 20-21, 2009,Fromhttp://www.usb.org/developers/presentations/SuperSpeed_USB_DevCon_LinkLayer_Vining.pdf
[27]吳從中,尹夕振,彭樂, “USB3.0頭包信息中CRC-16的Verilog 實現,” 合月巴工業大學學報, 第35卷第5期,2012 年5月。
[28]HP, Intel Corporation, Microsoft Corporation, NEC Corporation, NXP Semiconductors, Texas Instruments Incorporated, “ Universal Serial Bus 3.0 Specification “, United States of America, July 30, 2008, pp.203-226.
[29]HP, Intel Corporation, Microsoft Corporation, NEC Corporation, NXP Semiconductors, Texas Instruments Incorporated, “ Universal Serial Bus 3.0 Specification “, United States of America, July 30, 2008, pp.229-296.
[30]Shashank Mehta, “Design synthesizable USB 3.0 using Verilog HDL and simulate design using Cadence,” California State University, Northridge,May 2012,pp.13-17.