臺灣博碩士論文加值系統

Bergveld於1970年發明離子敏感型場效電晶體，其為一結合化學感測膜與金屬氧化物場效電晶體之固態元件，可以來選擇性感測電解液中離子的濃度。過去三十年以來，各種形形色色的製造方法、讀出電路及校正方式相繼被提出，但離子敏感型場效電晶體本身的不理想效應（包含光線、雜訊、溫度、時漂、遲滯、流速、基底效應、生命週期），限制了此感測元件之量測系統的精確度。
單一晶片設計為積體電路設計之趨勢，但此概念並不一定適用於所有系統中，本論文提出兩顆晶片設計，第一顆晶片為改良式浮動閘極讀出電路及帶隙能差參考電路，與離子敏感型場效電晶體封裝在印刷電路板上，製成一可拋棄式之感測棒；第二顆晶片為整合十六位元類比數位轉換器、十六位元數位校正電路及顯示驅動電路，用於將感測訊號資訊轉換至顯示器上，來實現可攜式筆型酸鹼度計之系統。
本篇論文所提出的筆型酸鹼度計系統，使用單顆CR-2032之3V標準電壓做為整個系統晶片設計，並使用TSMC 0.35um Mixed Signal 2P4M Polycide 3.3V製程技術完成設計與佈局。本論文所提出來的電路架構可以有效降低離子敏感型場效電晶體之不理想效應來減少誤差。整個系統連續使用時數超過1000小時以上，兩顆晶片平均消耗功率約為2.85uW，酸鹼值量測範圍從pH 2 ~ pH12，量測精確度達±0.001 pH。校正電路功能包含有單點、兩點及三點校正。

Bergveld invented ISFET in 1970. A solid device of ISFET which combines chemical membrane and metal-oxide-semicondictor sences selected ion-chroma in solution. Various manufactures, readout circuits and calibrations were presented in backward-looking thirty years, but ISFET’s undesirable effect which is including light, noise, temperature, drift, hysteresis, flow rate, body effect and life cycle is limited justness in measure machine.
All in one chip is the currect trend in VLSI circuit design. But this concept isn’t suitable for all systems. This thesis presented the dual chip design. One combines improving floating-gate readout circuit and Bandgap reference circuit which is maked in a replaceable stick, and the other combines 16-bit SAR-ADC, 16-bit digital calibration circuit and display driver which is converted ISFET information to display panel and accomplish the portable pH-meter system.
This thesis presents the portable pH-meter system which is designed by signal 3V CR-2032 battery and using TSMC 0.35um Mixed Signal 2P4M Polycide 3.3 technical manufacture to accomplish all designs and layouts. The new circuit architecture by the thesis presented can be reduced ISFET’s undesirable effect and drop error. The entire system’s battery life is over 1000 hours by continuing using, and two chip’s power consumption is approximative 2.85uW. This portable pH-meter system is accureted 0.001 pH, and can be measured pH value from 2 to 12. The functions of calibration circuit are incluing signal point, dual points and three points by calibration.

[本文]

摘　要 I
ABSTRACT III
誌　謝 V
目　錄 VI
圖　目　錄 XIV
表　目　錄 XXVII
第一章 緒論 1
1-1 研究動機與目的 2
1-2 研究方法 4
1-2.1. 類比及混模電路設計流程 5
1-2.2. 數位電路設計流程 7
1-2.3. 數位邏輯元件庫設計流程 8
1-2.4. 系統晶片設計流程 10
1-2.5. 系統建構設計流程 11
1-3 論文架構 13
1-3.1. 研究議題 13
1-3.2. 章節介紹 14
第二章 電化學感測器 16
2-1. 電化學感測器之基本介紹 16
2-1.1. 電流式 16
2-1.2. 電位式 17
2-1.3. 電阻式 19
2-2. ISFET與MOSFET元件之異同 19
2-2.1. MIS結構 20
2-2.2. EIS模型 21
2-2.3. EIS結構 24
2-2.4. 製程方式 25
2-2.5. 封裝方式 28
2-3. ISFET的工作原理 28
2-3.1. MOSFET操作原理 28
2-3.2. ISFET操作原理 30
2-4. ISFET之不理想效應 34
2-4.1. 光源效應 35
2-4.2. 雜訊效應 35
2-4.3. 溫度效應 35
2-4.4. 時飄效應 37
2-4.5. 遲滯效應 39
2-4.6. 流速效應 41
2-4.7. 基底效應 42
2-4.8. 生命週期 42
2-5. ISFET之選用條件 42
2-6. ISFET元件之暫態響應 43
2-7. ISFET元件之佈局 44
2-7.1. 設計ISFET佈局 45
2-7.2. 以佈局方式消除ISFET之基底效應 46
第三章 ISFET讀出電路 48
3-1. ISFET讀出電路相關介紹 49
3-2. 本研究室ISFET讀出電路相關研究 57
3-3. 改良式ISFET浮動閘極電路 62
3-3.1 溫度補償電路架構設計 63
3-3.2 低功率之二級運算放大器設計 67
3-3.3 可控制之偏壓電路設計 70
3-3.4 可控制之帶隙能差參考電路設計 73
3-3.5 低功率改良式浮動閘極讀出電路設計 78
3-4. ISFET錯誤偵測電路 82
3-5. 晶片製程區段偵測電路(環形震盪器) 84
3-6. ISFET讀出電路之電路佈局 85
3-6.1. 低功率之二級運算放大器 86
3-6.2. 可控制之偏壓電路 86
3-6.3. 可控制之帶隙能差參考電路 87
3-6.4. 低功率改良式浮動閘極讀出電路 88
3-6.5. ISFET錯誤偵測電路 90
3-6.6. 環形震盪器 90
3-6.7. 全晶片規劃與佈局 91
第四章 類比數位轉換器 93
4-1. 數位類比轉換器設計 94
4-1.1. DAC架構介紹 94
4-1.2. DAC基本規格 98
4-1.3. 十六位元R-2R階梯網路架構之DAC設計 104
4-2. 節能型偏壓電路設計 113
4-3. 比較器設計 115
4-4. 類比數位轉換器設計 119
4-4.1. Sigma-Delta與SAR之ADC架構介紹 120
4-4.2. ADC基本規格 123
4-4.3. 十六位元之SAR-ADC設計 130
4-4.4. 節能型SAR-ADC電路設計 133
4-5. 參考電源設計 139
4-6. 低通濾波器設計 140
4-7. ISFET數位讀出電路 141
4-8. 類比數位轉換器之電路佈局 147
4-8.1. 高增益折疊比較器 147
4-8.2. 節能型偏壓電路 148
4-8.3. 數位類比轉換器 149
4-8.4. 節能型類比數位轉換器 150
第五章 數位校正電路 152
5-1. 二分逼近演算法 152
5-2. 雛型數位校正電路 157
5-2.1. 快速平均單元 157
5-2.2. 數位校正單元 159
5-2.3. 五位數之二進位轉十進位解碼器 161
5-2.4. 資料切換器 164
5-2.5. 顯示單元 165
5-2.6. 時脈調節切換器 167
5-2.7. 按鍵反彈跳電路 168
5-2.8. 控制器單元 170
5-2.9. 全晶片模擬與佈局 173
5-3. 泛用型數位校正電路 183
5-3.1. 快速平均數值單元 183
5-3.2. 數位校正單元 185
5-3.3. 五位數之二進位轉十進位解碼器 189
5-3.4. 顯示資料過濾器 191
5-3.5. 七節燈解碼器 193
5-3.6. 六位元之六對一多工器 194
5-3.7. 選擇過濾器 196
5-3.8. 時脈除頻器 196
5-3.9. 分支致動單元 197
5-3.10. 控制器單元 199
5-3.11. 全晶片模擬與佈局 202
5-4. 專用型數位校正電路 211
5-5. 數位校正處理器 216
5-5.1. 微控制器之設計概念 216
5-5.2. 算數及邏輯單元 217
5-5.3. 運算暫存器 218
5-5.4. 指令記憶體 219
5-5.5. 資料記憶體 219
5-5.6. 微控制器之指令集 220
5-5.7. 微控制器之電路架構 226
5-5.8. 二元逼近法 228
5-6. 揮發式記憶體 229
5-6.1. 靜態隨機存取記憶體 230
5-6.2. 動態隨機存取記憶體 232
5-7. 非揮發式記憶體 233
5-7.1. 唯讀記憶體 233
5-7.2. 可擦寫可程式唯讀記憶體 235
5-7.3. 快閃記憶體 236
第六章 顯示驅動電路 245
6-1. 液晶平面顯示器 245
6-1.1. 扭曲向列型液晶平面顯示器(TN-LCD) 246
6-1.2. 超扭曲向列型液晶平面顯示器(STN-LCD) 249
6-1.3. 鐵電型液晶平面顯示器(F-LCD) 250
6-1.4. 簡單矩陣型之液晶驅動法 253
6-1.5. 液晶平面顯示器之驅動電路設計 258
6-2. 有機電誘發光顯示器 260
6-2.1 有機電誘發光顯示器的動作原理 261
6-2.2 有機電誘發光顯示器之驅動電路設計 265
6-3. 發光二極體顯示器 268
第七章 筆型可攜式系統規劃 271
7-1. 成本考量 271
7-2. 電池特性與壽命 271
7-3. 系統規畫 273
7-4. 印刷電路板佈局 274
7-5. ISFET不理想效應之改善 277
第八章 結論與未來展望 279
8-1. 結論 279
8-2. 未來展望 280
8-2.1. 閘陣列ISFET設計 280
8-2.2. 轉移製程0.18μm、0.13μm 282
8-2.3. 綠色環保認證 285
8-2.4. 無線遙測 285
8-2.5. 電子舌應用 288
8-2.6. 更低功耗、更高精確度設計 288
8-2.7. 產品市場區分 289
附錄A. 口試問題與回覆 292
附錄B. CELL-BASE元件庫建置與設計 294
B-1. NOT邏輯電路之佈局 294
B-2. SR-LATCH邏輯電路之佈局 295
B-3. D FLIP-FLOP邏輯電路之佈局 296
附錄C. 電路模擬輔助工具 297
C-1. HPOWER輔助設計工具 297
C-2. HPOWER外插套件 301
參考文獻 307
作者簡介 316

[圖目次]

圖1- 1　ISFET基本架構 1
圖1- 2　筆型酸鹼度計系統架構設計流程 4
圖1- 3　類比及混模積體電路設計流程圖 6
圖1- 4　數位積體電路設計流程圖 7
圖1- 5　數位邏輯元件庫設計流程圖 9
圖1- 6　系統晶片設計流程圖 10
圖1- 7　印刷電路板設計流程圖 12
圖1- 8　模型建置及設計流程圖 13
圖2- 1　ISFET與MOSFET比較 (a) n-channel ISFET (b) n-channel MOSFET 20
圖2- 2　MIS電容器之結構圖 20
圖2- 3　ISFET表面鍵結模型示意圖[12-14] 21
圖2- 4　EIS結構剖面圖 24
圖2- 5　EIS系統之等效電容結構[12] 25
圖2- 6　ISFET元件製程流程圖[2] 27
圖2- 7　ISFET元件之特殊光罩圖形[15] 28
圖2- 8　ISFET複相體結構 31
圖2- 9　ISFET之HSPICE時間響應模擬 39
圖2- 10　ISFET之遲滯響應[2] 40
圖2- 11　ISFET對流速影響[30] 41
圖2- 12　ISFET元件及讀出電路之暫態量測 44
圖2- 13　基本的ISFET佈局圖 (W/L = 0.7um/0.6um) 45
圖2- 14　ISFET 600um之感測元件佈局圖 (12021.3um2) 45
圖2- 15　ISFET 900um之感測元件佈局圖 (17561.7um2) 46
圖2- 16　消除基底效應之Collector guard-ring示意圖 46
圖2- 17　ISFET 600um之感測元件進階佈局圖 (14186.06um2) 47
圖2- 18　ISFET 900um之感測元件佈局圖 (20322.62um2) 47
圖3- 1　ISFET運算放大器 (a)電路架構圖 (b)等校架構圖[18] 49
圖3- 2　ISFET差分讀出架構圖[32] 50
圖3- 3　定電流源極追隨電路[33] 51
圖3- 4　定電壓定電流源極追隨電路[34] 52
圖3- 5　差分定電壓定電流源極追隨電路[35] 53
圖3- 6　差分ISFET感測器與交換式電容讀出電路[36] 54
圖3- 7　Polarization讀出電路[37-39] 55
圖3- 8　CIMP ISFET讀出電路 (a)恆流 (b)恆壓 (c)恆壓恆流 (d) 恆壓 56
圖3- 9　電橋讀出電路 (a) 間接式 (b) 惠斯頓電橋[42] 56
圖3- 10　無基底效應之惠斯頓電橋讀出電路[42] 57
圖3- 11　浮動閘極讀出電路 58
圖3- 12　最初期之橋式源極浮接訊號讀取電路[4] 59
圖3- 13　改良後之橋式讀出電路[4] 60
圖3- 14　消除基底效應之橋式讀取電路介面[45] 61
圖3- 15　ISFET特性增強電路[45] 61
圖3- 16　無輸入端之臨界電壓粹取器 (a)VT, MOSFET [47] (b)VT, ISFET 62
圖3- 17　浮動閘極讀出電路 (a)傳統式 (b)改良式 63
圖3- 18　傳統浮動閘極讀出電路之溫度漂移模擬 @pH=7.0 64
圖3- 19　改良式浮動閘極讀出電路之定電流等效電路圖 64
圖3- 20　PTAT電流產生模擬圖 65
圖3- 21　改良式浮動閘極讀出電路之溫度漂移模擬 @pH=7.0 66
圖3- 22　pH變化之改良式浮動閘極電路讀出訊號 66
圖3- 23　PMOS輸入對之二級運算放大器 67
圖3- 24　二級放大器相位補償前模擬 68
圖3- 25　二級放大器相位補償後模擬 68
圖3- 26　二級放大器之輸入共模範圍(ICMR)模擬 69
圖3- 27　二級放大器之CMRR、PSRR及增益模擬 70
圖3- 28　可控制之偏壓電路 70
圖3- 29　偏壓電路對電源供應之模擬 71
圖3- 30　偏壓電路之功率消耗與輸出偏壓穩定時間模擬圖 72
圖3- 31　可控制之帶隙能差參考電路[48] 73
圖3- 32　與溫度無關之輸出示意圖 75
圖3- 33　輸出電壓對電源供應之模擬圖 75
圖3- 34　不同Corner的輸出電壓對溫度之模擬圖 76
圖3- 35　偏壓電路之功率消耗與輸出偏壓穩定時間模擬圖 76
圖3- 36　改良式浮動閘極讀出電路圖 78
圖3- 37　輸出對溫度變化之模擬圖 @ pH 7.0 79
圖3- 38　輸出對酸鹼度變化之模擬圖 @ Temp 25oC 79
圖3- 39　功率損耗與輸出延遲之模擬圖 80
圖3- 40　ISFET錯誤偵測電路 82
圖3- 41　ISFET正常運作時之FAIL輸出訊號模擬 83
圖3- 42　VIN輸入變化時之FAIL輸出訊號模擬 83
圖3- 43　環形震盪器電路 84
圖3- 44　環形震盪器在不同Corner下的輸出模擬結果 84
圖3- 45　低功率之二級放大器佈局圖 (1204.19um2) 86
圖3- 46　可控制之偏壓電路佈局圖 (2958.65um2) 87
圖3- 47　可控制之帶隙能差參考電路佈局圖 (30211.92um2) 88
圖3- 48　不含ISFET之低功率浮動閘極讀出電路佈局圖 (10088.65um2) 89
圖3- 49　含ISFET之低功率浮動閘極讀出電路佈局圖 (24799.39um2) 89
圖3- 50　ISFET錯誤偵測電路佈局圖 (91.79um2) 90
圖3- 51　環形震盪器之電路佈局圖 (8231.02um2) 90
圖3- 52　不含ISFET測試元件晶片 (a)晶片規劃 (b)晶片佈局 91
圖3- 53　含ISFET測試元件晶片 (a)晶片規劃 (b)晶片佈局 92
圖4- 1　3位元電阻串式DAC架構[23] 95
圖4- 2　R-2R階梯網路DAC架構[23] 96
圖4- 3　電荷比例DAC架構[23] 97
圖4- 4　利用分離陣列(Split array)型式之電荷比例DAC架構[23] 97
圖4- 5　三位元DAC理想的轉換曲線 98
圖4- 6　非理想的微分非線性誤差(DNL) 99
圖4- 7　非理想的DNL曲線 100
圖4- 8　非理想的積分非線性誤差(INL) 101
圖4- 9　非理想的INL曲線 101
圖4- 10　非理想DAC之偏移誤差 102
圖4- 11　非理想DAC之增益誤差 103
圖4- 12　用於ADC之三位元R-2R階梯網路架構電路圖 105
圖4- 13　用於ADC之三位元R-2R改良式階梯網路架構電路圖 105
圖4- 14　傳輸閘對地之等效阻抗模擬 106
圖4- 15　NMOS對地之等效阻抗模擬 107
圖4- 16　改良式NMOS之等效阻抗示意圖 108
圖4- 17　R-2R階梯網路DAC Cell (a)改良式 (b)進階改良式 108
圖4- 18　改良式R-2R階梯網路DAC之輸出電壓值 109
圖4- 19　改良式R-2R階梯網路DAC之INL曲線 110
圖4- 20　改良式R-2R階梯網路DAC之DNL曲線 110
圖4- 21　進階改良式R-2R階梯網路DAC之輸出電壓值 111
圖4- 22　進階改良式R-2R階梯網路DAC之INL曲線 111
圖4- 23　進階改良式R-2R階梯網路DAC之DNL曲線 112
圖4- 24　偏壓電路之功率消耗與輸出偏壓穩定時間模擬圖 113
圖4- 25　節能型偏壓電路圖 114
圖4- 26　折疊比較器電路圖 116
圖4- 27　二階比較器與折疊比較器之增益模擬圖 116
圖4- 28　不同Corner下的增益模擬圖 (ICMR: 0V ~ 1.2V) 117
圖4- 29　DC轉移特性曲線模擬圖 (誤差: 0.39uV) 118
圖4- 30　動態比較之暫態分析模擬圖 118
圖4- 31　兩種ADC在不同解析度下的資料吞吐量比較[50] 120
圖4- 32　Σ-Δ轉換器之電路架構圖[50] 121
圖4- 33　SAR轉換器之電路架構 122
圖4- 34　二位元連續近似之示意圖 122
圖4- 35　類比輸入電壓與數位輸出關係圖 124
圖4- 36　非理想ADC之微分非線性誤差 (DNL) 125
圖4- 37　非理想ADC之積分非線性誤差 (INL) 126
圖4- 38　非理想ADC之缺碼狀態 (Missing codes) 127
圖4- 39　非理想ADC之偏移誤差 (Offset error) 127
圖4- 40　非理想ADC之增益誤差 (Gain error) 128
圖4- 41　非理想ADC的非單調性遞增 (Non-monotonic) 129
圖4- 42　十六位元SAR-ADC之電路架構 130
圖4- 43　十六位元SAR-ADC之數位控制訊號 (移位暫存器) 131
圖4- 44　SAR-ADC之比較器模擬 (輸入為216.9mV與513.644mV) 132
圖4- 45　SAR-ADC之連續近似逼近模擬結果 132
圖4- 46　 SAR-ADC之功率耗損模擬 133
圖4- 47　節能型之十六位元SAR-ADC電路架構圖 134
圖4- 48　十六位元節能型SAR-ADC之數位控制訊號 (移位暫存器) 135
圖4- 49　 節能型SAR-ADC之7點連續近似逼近模擬結果 135
圖4- 50　節能型SAR-ADC之功率損耗模擬 136
圖4- 51　節能型SAR-ADC之功率損耗模擬 (局部0m到1.4m放大) 137
圖4- 52　節能型SAR-ADC之運作時功率損耗 (Active) 137
圖4- 53　節能型SAR-ADC之閒置時功率損耗 (Idle) 138
圖4- 54　參考電源電路 (a)單位緩衝放大器 (b)電壓調節器 139
圖4- 55　採用單位緩衝放大器之輸出參考電壓模擬 139
圖4- 56　採用電壓調節器之輸出參考電壓模擬 140
圖4- 57　被動式低通濾波器電路架構 141
圖4- 58　低通濾波器之F3dB模擬 141
圖4- 59　ISFET數位讀出電路 142
圖4- 60　ISFET數位讀出電路模擬圖 @ ph 7.000, pH 4.000, pH 10.000 142
圖4- 61　ISFET數位讀出電路模擬圖 @ pH 7.324 ~ 7.326 143
圖4- 62　ISFET數位讀出電路模擬圖 @ pH 10.512 ~ 10.514 144
圖4- 63　ISFET數位讀出電路模擬圖 @ pH 2.948 ~ 2.950 145
圖4- 64　運作中的ISFET數位讀出電路功率分析模擬 146
圖4- 65　非運作中的ISFET數位讀出電路功率分析模擬 147
圖4- 66　高增益折疊比較器之佈局圖 (730.62um2) 148
圖4- 67　節能型偏壓電路佈局圖 (1266.53um2) 148
圖4- 68　數位類比轉換器之佈局圖 (21938.28um2) 149
圖4- 69　數位類比轉換器之增強佈局圖 (21938.28um2) 149
圖4- 70　節能型十六位元連續近似類比數位轉換器之佈局圖 150
圖4- 71　節能型十六位元連續近似類比數位轉換器之佈局擺放規劃 151
圖4- 72　將輸入訊號設計在周圍之佈局圖 151
圖5- 1　數位式兩點校正示意圖 153
圖5- 2　數位式二分逼近法 – 內插法 154
圖5- 3　數位式二分逼近法 – 外插法 154
圖5- 4　判斷未知溶液X3落在A或B區域 155
圖5- 5　改良式二分逼近法之ASM控制圖 156
圖5- 6　快速平均示意圖 (a)無快速平均功能 (b)有快速平均功能 157
圖5- 7　快速平均單元之電路方塊 158
圖5- 8　快速平均單元之波形模擬圖 158
圖5- 9　快速平均單元之波形模擬圖 (局部放大) 158
圖5- 10　運算示意圖 (a)內插法 (b)外插法 160
圖5- 11　數位校正單元之電路方塊圖 160
圖5- 12　數位校正單元之波形模擬圖(預設數值) 160
圖5- 13　數位校正單元之波形模擬圖(三點校正) 161
圖5- 14　五位數之二進位轉十進位解碼器之ASM圖 162
圖5- 15　五位數之二進位轉十進位解碼器之電路方塊圖 163
圖5- 16　五位數之二進位轉十進位解碼器之波形模擬圖 163
圖5- 17　資料切換器之電路方塊圖 164
圖5- 18　顯示單元之電路方塊圖 165
圖5- 19　顯示單元之LED模式波形模擬圖 166
圖5- 20　顯示單元之LCD模式波形模擬圖 166
圖5- 21　時脈調節切換器之電路方塊圖 167
圖5- 22　時脈切換器之訊號模擬圖 168
圖5- 23　按鍵反彈跳電路之電路方塊圖 168
圖5- 24　反機械彈跳之波形模擬圖 169
圖5- 25　反機械彈跳之波形模擬圖(局部放大) 169
圖5- 26　控制器單元之狀態機 170
圖5- 27　控制器單元之電路方塊圖 171
圖5- 28　控制器單元之波形模擬圖 172
圖5- 29　控制器單元之波形模擬圖(局部放大) 172
圖5- 30　全晶片電路方塊圖 173
圖5- 31　使用Quartus II產生之RTL Viewer 173
圖5- 32　預設之全晶片波形模擬圖 174
圖5- 33　兩點校正點之全晶片波形模擬圖 174
圖5- 34　三點校正點之全晶片波形模擬圖 175
圖5- 35　ModelSim之全晶片波形模擬圖(VHDL Testbench) 175
圖5- 36　Design Compiler之電路合成圖 176
圖5- 37　可測試性元件之涵蓋率(95.67%) 176
圖5- 38　ATGP掃描串之波形模擬圖 177
圖5- 39　電路合成後之面積估算 177
圖5- 40　數位校正電路晶片佈局圖 (a)Astro佈局設計 (b)晶片照片 178
圖5- 41　電路驗證配備 (a)MAX-II FPGA驗證板 (b)控制板 180
圖5- 42　FPGA電路板之連接方式 180
圖5- 43　設定與校正模式 (a)設定模式 (b)校正模式 (c)預設數值 181
圖5- 44　各個不同的數位輸入之量測結果 182
圖5- 45　快速平均單元之電路方塊圖 184
圖5- 46　快速平均單元之波形模擬圖 185
圖5- 47　增強改良式二元逼近法之ASM圖 186
圖5- 48　預設之數位校正單元之波形模擬圖 186
圖5- 49　單點校正之數位校正單元之波形模擬圖 187
圖5- 50　兩點校正之數位校正單元之波形模擬圖 187
圖5- 51　三點校正之數位校正單元之波形模擬圖 187
圖5- 52　數位校正單元之電路方塊圖 188
圖5- 53　五位數之二進位轉十進位解碼器 189
圖5- 54　五位數之二進位轉十進位解碼器之ASM圖 190
圖5- 55　五位數之二進位轉十進位解碼器模擬圖 191
圖5- 56　顯示資料過濾器在校正模式下的波形模擬 191
圖5- 57　顯示資料過濾器在量測模式下的波形模擬 192
圖5- 58　顯示資料過濾器在ISFET錯誤下的波形模擬 192
圖5- 59　顯示資料過濾器之電路方塊圖 192
圖5- 60　七節燈解碼器之電路方塊圖 194
圖5- 61　七節燈解碼器之波形模擬圖 194
圖5- 62　六位元六對一多工器之電路方塊圖 195
圖5- 63　六位元六對一多工器之波形模擬 195
圖5- 64　選擇過濾器之電路方塊圖 196
圖5- 65　選擇過濾器之波形模擬圖 196
圖5- 66　時脈除頻器之電路方塊圖 197
圖5- 67　時脈除頻器之波形模擬圖 197
圖5- 68　分支致動單元之電路方塊圖 198
圖5- 69　分支致動單元之波形模擬圖 198
圖5- 70　分支致動單元之時脈控制電路示意圖 199
圖5- 71　校正控制單元之有限狀態機(未實作) 199
圖5- 72　控制器單元之有限狀態機 200
圖5- 73　控制器單元之電路方塊圖 201
圖5- 74　控制器單元之波形模擬圖 201
圖5- 75　控制器單元之波形模擬圖(初始化局部放大) 201
圖5- 76　控制器單元之波形模擬圖(校正局部放大) 201
圖5- 77　全晶片之電路方塊圖(不含BEU) 202
圖5- 78　使用Quartus II產生之RTL Viewer (不含BEU) 202
圖5- 79　預設之全晶片波形模擬圖(不含BEU) 203
圖5- 80　全晶片之電路方塊圖 204
圖5- 81　使用Quartus II產生之RTL Viewer 204
圖5- 82　預設之全晶片波形模擬圖 204
圖5- 83　ModelSim之全晶片波形模擬圖(VHDL Testbench) 205
圖5- 84　Design Compiler之電路合成圖 206
圖5- 85　可測試元件之涵蓋率 (99.47%) 206
圖5- 86　使用TetraMAX產生ATPG之詳細資料 207
圖5- 87　ATPG掃描串之波形模擬圖 207
圖5- 88　電路合成後ModelSim之波形模擬圖 208
圖5- 89　泛用型晶片之電路佈局圖(0.35um製程) 208
圖5- 90　雛型系統晶片之I-R Drop (a)從VDD看入 (b)從VSS看入 209
圖5- 91　泛用型晶片之I-R Drop (a)從VDD看入 (b)從VSS看入 209
圖5- 92　專用型數位校正電路之電路架構 212
圖5- 93　專用型分枝致動單元之波形模擬圖 212
圖5- 94　專用型全晶片之波形模擬圖 213
圖5- 95　專用型晶片之電路佈局(0.35um製程) 214
圖5- 96　算術及邏輯單元之電路方塊圖 217
圖5- 97　算術及邏輯單元之波形模擬圖 218
圖5- 98　運算暫存器之電路方塊圖 218
圖5- 99　指令記憶體之電路方塊圖 219
圖5- 100　資料記憶體之電路方塊圖 219
圖5- 101　為此MIPS-base RISC微控制器之有限狀態機 225
圖5- 102　MIPS-base RISC微控制器之資料路徑 226
圖5- 103　基本的SRAM細胞元 230
圖5- 104　4T SRAM細胞元之電路架構 231
圖5- 105　6T SRAM細胞元之電路架構 231
圖5- 106　1T1C DRAM細胞元之電路架構 232
圖5- 107　DRAM的電荷洩漏 232
圖5- 108　使用NMOS電路的ROM陣列 234
圖5- 109　可程式化唯讀記憶體之佈局示意圖 235
圖5- 110　EPROM之外觀及結構 (a)晶片外觀 (b)電路結構 235
圖5- 111　Intel JS29F16G08FANB1之記憶體微顯照 237
圖5- 112　磁阻式記憶體之電路架構[88] 239
圖5- 113　利用MFMIS設計鐵電記憶體之電路架構[89] 241
圖5- 114　相變化記憶體之電路結構[86] 243
圖5- 115　各種記憶體之雷達圖[90] 244
圖6- 1　扭曲向列型在不同電場作用下的配列狀態 246
圖6- 2　扭曲向列液晶平面顯示器之明亮狀態 247
圖6- 3　扭曲向列液晶平面顯示器之黑暗狀態 248
圖6- 4　超扭曲向列型液晶平面顯示器之明亮狀態 249
圖6- 5　超扭曲向列型液晶平面顯示器之黑暗狀態 250
圖6- 6　鐵電型液晶平面顯示器之動作原理 252
圖6- 7　靜態驅動方法之格子狀顯示動作機制示意圖 254
圖6- 8　動態驅動法之矩陣狀顯示的動作機制示意圖 255
圖6- 9　以薄膜電晶體主動元件驅動之矩陣狀顯示的動作機制示意圖 258
圖6- 10　扭曲向列型液晶胞的驅動電路示意圖 259
圖6- 11　三態驅動電路之電路模擬圖 260
圖6- 12　有機電誘發光元件之動作示意圖 261
圖6- 13　有機電誘發光元件的發光機構以及電荷傳送機構 262
圖6- 14　有機電誘發光元件之能階圖 262
圖6- 15　單層的有機電誘發光元件結構 263
圖6- 16　雙層的有機電誘發光元件結構 264
圖6- 17　三層的有機電誘發光元件結構 264
圖6- 18　有機發光二極體之等效模型示意圖[61] 266
圖6- 19　有機發光二極體之驅動電路示意圖 266
圖6- 20　有機發光二極體驅動電路對VDD之電路模擬圖 267
圖6- 21　有機發光二極體驅動電路之PMOS之W變化與電流之關係 267
圖6- 22　發光二極體結構圖 268
圖6- 23　發光二極體之驅動電路設計 269
圖7- 1　電池放電特性圖 (a)CR-2032 (b)CR-2032H 272
圖7- 2　電池溫度特性圖 (a)CR-2032 (b)CR-2032H 273
圖7- 3　LCD/OLED顯示面板規畫及設計樣式 273
圖7- 4　ISFET筆型酸鹼度系統規劃 274
圖7- 5　各種形式的ISFET感測棒 (2-pin) 275
圖7- 6　增強型ISFET感測棒 (3-pin) 275
圖7- 7　可替換式自動溫度補償ISFET感測棒 276
圖7- 8　主要電路之印刷電路板 276
圖7- 9　ISFET與感測棒之示意圖 277
圖7- 10　感測棒之照片 (a)未將ISFET鎊線 (b)已將ISFET鎊線 277
圖8- 1　改良式閘陣列ISFET浮動閘極讀出電路 281
圖8- 2　OD結構之不同電壓系統的訊號傳遞 282
圖8- 3　低電壓BGR電路架構[23] 283
圖8- 4　軌對軌運算放大器之電路圖[23] 284
圖8- 5　AB類之二級運算放大器之電路圖[23] 284
圖8- 6　電壓調節器之電路圖[23] 284
圖8- 7　歐盟環保標誌 285
圖8- 8　ZigBee各種通訊的連接方式[85] 287
圖8- 9　Z-Wave電路方塊圖[86] 287
圖B- 1　反向器之元件庫 (a)佈局規劃 (b)電路佈局 295
圖B- 2　SR正反器之元件庫 (a)佈局規劃 (b)電路佈局 295
圖B- 3　D型正反器之元件庫 (a)佈局規劃 (b)電路佈局 296
圖C- 1　HPower輔助設計工具 297
圖C- 2　HPower輔助設計之圖形化介面 298
圖C- 3　HPower輸出檔檢視器之圖形化介面 299
圖C- 4　HPower測量精靈之圖形化介面 300
圖C- 5　HPower測量精靈自動產生meas指令 300
圖C- 6　HPower DAC Extractor圖形化介面 301
圖C- 7　DAC Extractor之HSPICE參考寫法 302
圖C- 8　DAC Extractor之輸出檔 303
圖C- 9　轉換成Excel之資料檔 303
圖C- 10　HPower ADC Extractor之圖形化介面 304
圖C- 11　ADC Extractor之HSPICE參考寫法 305
圖C- 12　ADC Extractor之輸出檔 306

[表目次]

表1- 1　不同材質之ISFET/EGFET感測膜特性之比較 2
表1- 2　一般常見商用的筆型酸鹼度計 3
表2- 1　pH 7緩衝溶液對溫度變化之影響 36
表3- 1　改良式浮動閘極電路與其他類型讀出電路之簡單比較表 48
表3- 2　PMOS輸入對之二級運算放大器之電路模擬結果 69
表3- 3　偏壓電路之電路模擬結果 72
表3- 4　帶隙能差參考電路之模擬結果 77
表3- 5　改良式浮動閘極讀出電路模擬結果 81
表3- 6　各式讀出電路詳細比較表 81
表3- 7　環形震盪器之輸出模擬結果 85
表4- 1　改良式與進階改良式之R-2R階梯網路DAC比較表 112
表4- 2　節能型偏壓電路之模擬結果 114
表4- 3　節能型偏壓電路與可控制偏壓電路之比較表 115
表4- 4　ADC架構比較表 119
表4- 5　當VAIN為0.75V之四位元SAR運作步驟 123
表4- 6　當VAIN為1.25V之四位元SAR運作步驟 123
表4- 7　節能型與非節能型SAR-ADC比較表 138
表5- 1　數位校正單元之sel功能 161
表5- 2　五位數之二進位轉十進位解碼器之模擬結果 163
表5- 3　資料切換器之模擬結果 164
表5- 4　輸入0000至1110之七節燈輸出結果 165
表5- 5　全晶片佈局結果 179
表5- 6　晶片腳位定義 179
表5- 7　運作中與閒置中之比較表 184
表5- 8　數位校正單元之sel功能表 189
表5- 9　五位數之二進位轉十進位解碼器之模擬結果 191
表5- 10　顯示資料過濾器之功能與模擬結果 193
表5- 11　七節燈解碼器轉換表 193
表5- 12　六位元六對一多工器之模擬結果 195
表5- 13　泛用型晶片與雛型系統晶片之規格比較 210
表5- 14　數位校正電路比較表 210
表5- 15　泛用型晶片腳位定義 211
表5- 16　歷屆酸鹼度計系統比較 214
表5- 17　專用型晶片腳位定義 215
表5- 18　校正處理器與特殊應用積體電路之比較 216
表5- 19　算術及邏輯單元之運算功能 217
表5- 20　MIPS指令架構比較 220
表5- 21　MIPS-base opcode指令集 221
表5- 22　MIPS-base之詳細指令集 222
表5- 23　MIPS-base微控制器記憶體詳細內容 227
表6- 1　基本液晶顯示器之特性比較 245
表7- 1　maxell之鈕扣型二氧化錳鋰電池CR-2032系列 272
表7- 2　本論文所提出的不理想效應改善方式 278
表8- 1　WSN技術優勢比較表[84] 286
表8- 2　本論文所提出之ISFET種類比較表 290
表8- 3　本論文所提出的專業型的筆型酸鹼度計比較 290
表8- 4　本論文所提出的實用型與精簡型的筆型酸鹼度計比較 291

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