臺灣博碩士論文加值系統

本篇論文主要目的是研究兩種不同結構PLDMOS元件的熱載子可靠度，做一個初步的研究。藉由與業界的合作關係，取得0.5μm製程技術元件，探討200V SOI PLDMOS元件的熱載子效應以及可靠性問題。
　　隨著製程技術的演進，元件縮小的優點，可是使得元件的密集度上升，成本的下降。但是PLDMOS中熱載子注入導致元件衰敗的現象開始被注意，在PLDMOS中傳導的主要載子雖然是電洞，閘極電壓時，實際被閘極氧化層捕獲的大部份仍撞擊離化產生的電子，閘極氧化層捕獲的電子使得PLDMOS的臨界電壓(Threshold Voltage)改變。
　　經由模擬結果驗證，對PLDMOS元件而言，當元件偏壓在較高的的閘極電壓時，氧化層將導致閘極電子滲透到通道，與通道中的電洞產生複合，而電子電洞對將複合所產生的能量，將導致更嚴重的熱載子效應。故本篇針對這三項設計原則－場板的延伸、增加通道長度以及調整N-Well的劑量。若同時優化這三項原則，從而舒緩通道所造成熱載子效應(Hot-carrier Effect)，也可以大大的提高元件的可靠性。

The reliability of the high voltage P-LDMOS is examined extensively by moving the impact ionization area and varying the surface electric field in the drift region. Breakdown walkout in high-voltage P-LDMOS devices on a thin SOI layer is demonstrated closely related to gate-metal field plate extension and gate channel length. The two field peaks along the channel can be reduced by varying the impact ionization area properly. N-well ion implantation dose monitoring and gate-metal field plate extensions are also studied to effectively improve the breakdown voltage and the reliability of the device with 12 micron P-drift length on SOI for 200V applications.

中文摘要 I
英文摘要 II
目錄 III
圖目錄 IV
表目錄 VIII
第一章 緒論 1
1-1 研究背景 1
1-2 研究動機與目的 2
第二章 功率元件操作原理 3
2-1 功率元件的崩潰機制 3
2-2 RESURF (REduced SURface Field)降低表面電場原理 6
2-2-1 RESURF原理 6
2-2-2 RESURF原理運用在功率元件 10
2-3 場板(Field Plate)定理 13
2-4 熱載子效應(Hot-carrier Effect) 16
2-4-1 金氧半氧化層的介紹 18
第三章 PLDMOS原件架構與150 V/150 V分析 22
3-1兩種元件架構 21
3-1-1　150 V/150 V SOI PLDMOS 架構 22
3-2元件設目標 22
3-3 150 V/150 V元件模擬 23
3-3-1 場板延伸之影響 24
3-3-2增加通道長度 26
3-3-3 N-Well劑量的調整 28
3-4 結論 31
第四章 5 V/150 V PLDMOS元件模擬結果分 32
4-1 SOI結構 32
4-2崩潰機制 32
4-2-1 Off-State 崩潰機制 33
4-2-2 On-State崩潰機制 35
4-3 I-V 特性曲線 39
4-4 場板優化 45
4-5不同偏壓方式 46
4-6 比較PLDMOS與NLDMOS熱載子效應 49
4-7 背閘極偏壓效應(Back Gate Bias Effect) 52
第五章 結論與未來展望 56
5-1 結論 56
5-2 未來展望 56
參考文獻 58
致謝 60
簡歷 61
目錄
中文摘要 I
英文摘要 II
目錄 III
圖目錄 IV
表目錄 VIII
第一章 緒論 1
1-1 研究背景 1
1-2 研究動機與目的 2
第二章 功率元件操作原理 3
2-1 功率元件的崩潰機制 3
2-2 RESURF (REduced SURface Field)降低表面電場原理 6
2-2-1 RESURF原理 6
2-2-2 RESURF原理運用在功率元件 10
2-3 場板(Field Plate)定理 13
2-4 熱載子效應(Hot-carrier Effect) 16
2-4-1 金氧半氧化層的介紹 18
第三章 PLDMOS原件架構與150 V/150 V分析 22
3-1兩種元件架構 21
3-1-1　150 V/150 V SOI PLDMOS 架構 22
3-2元件設目標 22
3-3 150 V/150 V元件模擬 23
3-3-1 場板延伸之影響 24
3-3-2增加通道長度 26
3-3-3 N-Well劑量的調整 28
3-4 結論 31
第四章 5 V/150 V PLDMOS元件模擬結果分 32
4-1 SOI結構 32
4-2崩潰機制 32
4-2-1 Off-State 崩潰機制 33
4-2-2 On-State崩潰機制 35
4-3 I-V 特性曲線 39
4-4 場板優化 45
4-5不同偏壓方式 46
4-6 比較PLDMOS與NLDMOS熱載子效應 49
4-7 背閘極偏壓效應(Back Gate Bias Effect) 52
第五章 結論與未來展望 56
5-1 結論 56
5-2 未來展望 56
參考文獻 58
致謝 60
簡歷 61









圖目錄
圖2-1稽納(Tunneling，穿隧)崩潰接面能帶圖 4
圖2-2雪崩崩潰(Avalanche Breakdown)能帶圖 6
圖2-3 RESURF 二極體
圖2-3 (a) 7
圖2-3 (b) 8
圖2-3 (c) 8
圖2-3 (d) 9
圖2-3 (e) 10
圖2-4應用 RESURF的水平式功率電晶體
圖2-4 (a) 11
圖2-4 (b) 12
圖2-4 (c) 12
圖2-5場板電壓改變對空乏區的示意圖 14
圖2-6電場在接面邊緣擁擠的現象 14
圖2-7模擬NLDMOS (表面電場；BV=200 V) 15
圖2-8模擬NLDMOS (表面電場；BV=223 V) 16
圖 2-9 MOSFETs示意圖 17
圖2-10四種主要的氧化層電荷狀態以及在氧化層中的相對位置 19
圖2-11 SiO2界面處之固定氧化層電荷Qf的形成是意圖 20
圖2-12氧化層陷阱之C-V曲線 20
圖 3-1 150 V/150 V PLDMOS 結構示意圖 21
圖 3-2 5 V/150 V PLDMOS 結構示意圖 22
圖 3-3 With & Without 摻雜注入buffer 150V/150V PLDMOS 24
圖 3-4不同場板延伸表面電場分佈圖 25
圖 3-5不同場板延伸崩潰電壓關係圖 25
圖 3-6 Off-state下不同場板延伸的Impact Ionization位置 26
圖 3-7不同通道長度的表面電場分佈 27
圖 3-8不同通道長度崩潰電壓關係圖 27
圖 3-9 Off-state下不同通道長度的Impact Ionization位置 28
圖 3-10 N-Well不同dose的變化曲線(on-state) 29
圖 3-11 On-state表面電場分佈 29
圖 3-12 On-state下Impact Ionization位置 30
圖 3-13 150V/150V I-V特性曲線圖 30
圖 4-1 Off-state下不同場板的Impact Ionization位置圖 33
圖 4-2不同場板的表面電場分佈 34
圖 4-3不同通道長度的表面電場分佈 34
圖 4-4 On-state下不同場板表面電場圖 35
圖 4-5 On-state下不同場板的Impact Ionization位置 36
圖 4-6 On-state下不同通道長度表面電場圖 37
圖 4-7 On-state下不同通道長度的Impact Ionization位置 37
圖 4-8不同閘極偏壓（-1 V到-5 V）下的Impact Ionization發生位置 38
圖 4-9不同閘極電壓下的表面電場 39
圖 4-10場板3μm -- I-V特性曲線 40
圖 4-11場板4μm -- I-V特性曲線 41
圖 4-12場板5μm -- I-V特性曲線 41
圖4-13場板6μm -- I-V特性曲線 42
圖4-14通道長度2μm -- I-V特性曲線 42
圖 4-15通道長度3μm -- I-V特性曲線 43
圖 4-16通道長度4μm -- I-V特性曲線 43
圖 4-17優化後的I-V特性曲線 45
圖 4-18不同場板的電位線分佈 46
圖 4-19不同偏壓的電位線 47
圖 4-20不同偏壓的Impact Ionization（Off-state） 47
圖 4-21不同偏壓方式的表面電場圖（Off-state） 48
圖 4-22 Impact Ionization位置圖（On-state） 48
圖 4-23 NLDMOS Impact Ionization (On-state)示意圖 49
圖 4-24 PLDMOS Impact Ionization (On-state)示意圖 50
圖 4-25 NLDMOS Impact Ionization (Off-state)示意圖 50
圖 4-26 On-state下 Impact Ionization位置 51
圖4-27 不同背閘極偏壓與Impact Ionization示意圖 52
圖 4-28背閘極偏壓與BV & Ron關係圖 53
圖 4-29不同背閘極偏壓Impact Ionization 53
圖 4-30不同背閘極偏壓下(-5 V , 0 V , 5 V)的表面電場 54
圖 4-31不同背閘極偏壓下Impact Ionization 54
圖 4-32不同背閘極偏壓下(-25 V ,0 V ,25 V)的表面電場 55
圖 4-33 背閘極偏壓I-V特性 55
圖5-1 ED-LDMOS架構 57

[1]劉傳璽,陳進來編著,“半導體元件物理與製程理論實務”
[2]Adraan W.Ludikhuize,“Performance and Innovative Trends in RESURF
Technology,” IEEE Trand, Page:35-44, 2001
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Page:782-786,2006
[5] Donald A. Neamen, (陳進祥導讀)“An Introduction to Semiconductor Devices”,
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Reliability of High Side NDMOS in Smart Power SOI Technologies,” IEEE,
Page:23-26,2005
[16]Stefan Schwantes,Tobias Florian,Thilo Stephan,Michael Graf,and Volker
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[18] Stefan Schwantes, Tobias Florian, Michael Graf, Franz Dietz and Volker Dudek
“ Analysis of the back gate effect on the breakdown behaviour of SOI LDMOS
transistors,”IEEE Page:253-256, 2004
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[20]Li Xiaoming,Zhuang Yiqi,Zhang Li,and Xin Weiping“A Double High-Voltage p-LDMOS and Its Compatible Process for PDP Scan-Driver ICs,”JOURNAL, Vol.29 No.9,Page:1058-1763,2008
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