臺灣博碩士論文加值系統

隨著科技的日新月異，視訊在人類日常生活中扮演著舉足輕重的角色。而如何提昇視訊品質，將是現代社會所越來越重視的課題。
本研究之目地是希望能藉由FPGA(Field Programmable Gate Array)晶片本身所具備高速度運算、可重複規劃等等…數位信號處理上的優越特性，並結合視訊之雜訊消除演算法則，針對連續的動態影像作即時的視訊處理。我們將以硬體描述語言規劃特殊的VLSI架構設計，最後，將雜訊消除演算電路整合到單一FPGA晶片中，以驗證整個數位影像處理之雜訊消除系統。

With the science and technology are more and more progressional, the video plays an important role in human’s daily life. However, how to promote the video quality will become the valued discussion in the modern society.
The purpose of this research is mainly aimed at real-time noise reduction system with video signal, based on the noise reduction algorithm and a FPGA chip that was possessed of superior characters, like high-speed operation and reconfiguration, etc. We also will use the hardware description language to plan the exceptional VLSI design. In the end, the noise reduction algorithm circuit is configured into a FPGA chip in order to evaluate the overall video signal noise reduction system.

目 錄
中文摘要………………………………………………………………………………I
英文摘要……………………………………………………………………………II
誌謝 …………………………………………………………………………………III
目錄 …………………………………………………………………………………IV
圖目錄 ………………………………………………………………………………VI
表目錄 ………………………………………………………………………………IX
第一章、緒論 ………………………………………………………………………1
1.1 研究動機與目的…………………………………………………………1
1.2 FPGA架構介紹…………………………………………………………2
1.3 章節概述…………………………………………………………………9
第二章、工作原理與方法…………………………………………………………10
2.1 視訊系統介紹……………………………………………………………10
2.1.1掃描………………………………………………………………………11
2.1.2同步信號………………………………………………………………12
2.1.3影像解像度…………………………………………………………13
2.1.4色彩信號……………………………………………………………14
2.2 數位畫像處理系統…………………………………………………15
2.2.1影像數位化過程……………………………………………………16
2.2.2影像數位化優點……………………………………………………17
2.3 雜訊消除………………………………………………………………17
2.3.1雜訊成因…………………………………………………………17
2.3.2雜訊消除技術……………………………………………………18
2.3.2.1空間域與時間域介紹……………………………………………18
2.3.2.2雜訊消除方法……………………………………………………20
第三章、研究方法………………………………………………………………25
3.1 即時影像處理系統設計…………………………………………………25
3.1.1系統規劃…………………………………………………………25
3.1.2影像輸入單元…………………………………………………27
3.1.3記憶體單元………………………………………………………29
3.1.4影像輸出單元…………………………………………………32
3.2 記憶體控制器設計………………………………………………33
3.3 二維中間值濾波核心電路架構設計……………………………40
3.3.1一維中間值濾波器硬體設計…………………………………41
3.3.2二維中間值濾波器硬體設計…………………………………44
第四章、研究結果…………………………………………………51
4.1 中間值濾波器之雜訊消除評估………………………………52
4.2 FPGA設計成果……………………………………………58
4.3 影像處理系統驗證……………………………………………60
4.4 二維中間值濾波於即時影像處理系統的設計改進…………65
4.4 實驗結論………………………………………………………68
第五章、結論及未來研究方向……………………………………69
文獻參考……………………………………………………………………70
附錄A……………………………………………………………………72
簡歷……………………………………………………………………76
圖 目 錄
圖1-1 FPGA內部基本邏輯陣列架構…………………………………………3
圖1-2 XC4000系列CLB內部架構圖………………………………………4
圖1-3 XC4000快速進位邏輯架構……………………………………………5
圖1-4 XC4000 CLB記憶體模式架構………………………………………5
圖1-5 XC4000TBUF組織架構………………………………………………6
圖1-6 總體網路分配圖………………………………………………………7
圖1-7 XC4000E輸入/輸出區塊……………………………………………8
圖1-8 XC4000X輸入/輸出區塊………………………………………………8
圖2-1圖框掃描方式……………………………………………………………11
圖2-2 水平及垂直同步之基本波………………………………………………12
圖2-3垂直遮沒期間……………………………………………………………12
圖2-4 水平遮沒期間……………………………………………………………13
圖2-5 圖框畫面之解像關係圖……………………………………………………13
圖2-6 Y、I、Q信號的頻率關係圖……………………………………………15
圖2-7 數位畫像處理系統之基本構成………………………………………15
圖2-8 連續畫像之空間域與時間域示意圖…………………………………18
圖2-9 空間域與時間域信號處理示意圖……………………………………19
圖2-10 時間域之一維遞迴雜訊濾波示意圖…………………………………20
圖2-11 空間域之二維雜訊濾波示意圖………………………………………21
圖2-12 平滑處理示意圖………………………………………………………22
圖2-13 中值濾波器示意圖…………………………………………………22
圖2-14 三維雜訊消除的處理架構……………………………………………23
圖3-1即時影像處理系統架構圖………………………………………………25
圖3-2 KS0122系統架構圖(BLOCK DIAGRAM)………………………………27
圖3-3 KS0122輸出資料時序圖…………………………………………………28
圖3-4數位輸出視訊之奇偶圖場脈波時序圖……………………………………28
圖3-5圖場容量示意圖……………………………………………………………29
圖3-6圖場記憶體並行處理架構…………………………………………………30
圖3-7 SGRAM交錯存取動作示意圖…………………………………………31
圖3-8圖場記憶體系統方塊圖……………………………………………………31
圖3-9 KS0119系統架構圖…………………………………………………………32
圖3-10 KS0119輸出資料時序圖………………………………………………33
圖3-11 SGRAM控制器系統方塊圖…………………………………………34
圖3-12 (a)快速擷取栓鎖單元與(b)預先時脈單元………………………………37
圖3-13 SGRAM控制器操作狀態圖……………………………………………38
圖3-14 寫入SGRAM之時序示意圖……………………………………………39
圖3-15 自SGRAM讀出資料之時序示意圖……………………………………40
圖 3-16 一維中值濾波動作示意圖………………………………………………41
圖3-17一維中值濾波相依圖示(5*1 window)……………………………………42
圖3-18一維中值濾波架構…………………………………………………………43
圖3-19一維中值濾波內部元件組成………………………………………………43
圖3-20一維中值濾波時序圖………………………………………………………44
圖3-21二維中值濾波的3*3矩陣處理示意圖…………………………………45
圖3-22 CORE Generator圖形使用者介面………………………………………46
圖3-23資料並行輸入單元內部架構圖……………………………………………46
圖3-24一維排序相依圖示(3*1 window)…………………………………………47
圖3-25二維中值濾波示意圖………………………………………………………47
圖3-26二維中值濾波處理步驟示意圖……………………………………………48
圖3-27二維中值處理中之一維中值排序順序圖…………………………………48
圖3-28二維中值濾波架構…………………………………………………………49
圖3-29依序輸入中間值濾波器之的矩陣資料與相對應中間值輸出……………50
圖3-30二維中值濾波時序圖………………………………………………………50
圖 4-1 Xilinx HDL-Entry 設計流程………………………………………………51
圖4-2 一維中值濾波器於salt & pepper noise環境下的雜訊消除結果………53
圖4-3一維中值濾波器於impulse noise環境下的雜訊消除…………………54
圖4-4 二維中值濾波器於salt & pepper noise環境下的雜訊消除……………55
圖4-5 二維中值濾波器於impulse noise環境下的雜訊消除…………………56
圖4-6 FPGA Layout 圖……………………………………………………………58
圖4-7 即時影像處理系統之數位處理核心單元…………………………………59
圖4-8 即時影像處理系統之類比-數位-類比處理單元…………………………59
圖4-9 即時影像處理系統之微處理器(MPU)單元………………………………60
圖4-10 即時影像處理系統…………………………………………………………60
圖4-11 原始NTSC視訊直接輸出………………………………………………61
圖4-12 經過類比-數位-類比還原的輸出視訊…………………………………62
圖4-13 經過類比-數位化後，經過FPGA晶片，再經數位類比還原的視訊…62
圖4-14 經過一維中值濾波處理的視訊(5*1mask)………………………………63
圖4-15 經過二維中間值雜訊消除濾波之視訊輸出(t=10sec)……………………63
圖4-16 經過二維中間值雜訊消除濾波之視訊輸出(t=20sec)……………………64
圖4-17 經過二維中間值雜訊消除濾波之視訊輸出(t=30sec)……………………64
圖4-18 經過二維中間值雜訊消除濾波之視訊輸出(t=40sec)……………………65
圖4-19 並行輸入整體架構………………………………………………………66
圖4-20 即時影像處理系統之外部記憶體單元…………………………………66
圖4-21 二維中間值雜訊消除濾波之視訊輸出(改良後)…………………………67
表 目 錄
表2-1現行電視系統播送方式之比較……………………………………………10
表3-1 KS0122 之不同輸出位元率比較…………………………………………29
表3-2 SGRAM控制器使用之指令及真值表……………………………………35
表3-3 SGRAM控制器輸出/輸入接腳……………………………………………35
表3-4系統至記憶體控制器之控制模式…………………………………………36
表3-5 SGRAM控制器位址接腳…………………………………………………36
表4-1雜訊消除效果之峰值訊號雜訊比(PSNR)比較……………………………57
表4-2 FPGA硬體使用資源及執行速度…………………………………………58
表4-3 FPGA硬體使用資源及執行速度(改良後)………………………………67
表A-1 SGRAM接腳功能說明……………………………………………………73
表A-2 模式暫存器之記憶體工作模式……………………………

文獻參考
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