臺灣博碩士論文加值系統

本論文利用已有之有限場算術單元(AU)設計了一個RS碼解碼器。此解碼器架構包含算術單元（Arithmetic Unit，AU）、記憶單元（Memory Unit，MU）、控制單元（Control Unit，CU）、以及輸入/輸出介面(I/O Interface)。最後，本文以符碼位元數(m)等於4，錯誤更正能力(t)等於2為例，運用此RS碼解碼器說明整個架構是實際可行的，並使用Altera公司所製造的模擬軟體QuartusII模擬驗證之。

In this thesis, a RS code decoder based on the frame of Arithmetic unit (AU) is designed. The architecture of decoder includes Arithmetic Unit(AU), Memory Unit(MU), Control Unit(CU), and I/O Interface. For example, a double-error-correcting step-by-step is designed to show that architecture of the RS decoder is practicable.

誌謝 i
中文摘要 ii
英文摘要 iii
目 次 iv
圖目次 v
表目次 vi
第一章 前言 1
第二章 有限場GF(2m) 2
2.1 有限場GF(2m) 2
2.2 有限場GF(2m)的基本運算 4
第三章 使用AU之RS碼解碼器 9
3.1 使用AU之RS碼解碼器架構 9
3.2 使用AU之RS碼解碼器控制單元（CU）架構 11
3.3 使用AU之RS碼解碼器的指令介紹 12
第四章 使用AU之步階式RS碼解碼器設計 26
4.1 快速步階式RS解碼器演算法介紹 26
4.2 快速步階式RS解碼程式設計 28
4.3 模擬與驗證 33
第五章 結論 42
參考文獻 43

[1] S. Lin,and D. J. Costellor, Jr., Error Control Coding. Prentice
Hall,1983.
[2] Maki,etal., ”High-speed real-time Reed-Solomon decoder,” US
Patent No.4873683,Oct.1989.
[3] 陳棟洲，適用於有限場GF(2m)之算術運算單元電路架構研究 A VLSI
Architecture of Arithmetic Unit for Finite Field GF(2m)，中華工學院
電機研究所碩士論文，1996年6月。
[4] 蔡弘人，有限場GF(2m)之算術單元電路VLSI製作VLSI Implementation of
Arithmetic，中華工學院碩士論文，1997年6月。
[5] 陳棟洲，錯誤及擦失更正之步階式里德－所羅門解碼演算法 Step-by-Step Reed
Solomon Decoding Algorithm for Error/Erasure Correcting，國立交通大
學電子工程學系電子研究所博士論文，2003年1月。