臺灣博碩士論文加值系統

本論文設計三種CMOS低雜訊放大器。第一顆晶片為無電感寬頻放大器，其採用並聯-並聯回授式疊接架構，使得低雜訊放大器具有寬頻，且因為沒有使用電感，可使晶片面積縮小。量測3-dB增益頻寬為1–4.2 GHz，增益與雜訊指數在2.3–4 GHz頻段相當平坦，增益為8.1?0.6 dB，雜訊指數為3.5?0.3 dB，輸入反射損耗大於10.4 dB。輸入1-dB增益壓縮點在3 GHz為-8.8 dBm，輸入三階截止點為0 dBm。直流供應電壓為1.8 V，功率消耗為19.8 mW。
第二顆晶片為無電感寬頻可調增益放大器，除了採用並聯-並聯回授式疊接架構，並結合可調增益機制。量測3-dB增益頻寬為0.7–3.58 GHz，在1–4 GHz頻段增益為14.7?2.3 dB，雜訊指數為3.3?0.6 dB，輸入反射損耗大於10.1 dB。增益調控範圍為-2.5至16 dB。輸入1-dB增益壓縮點在3 GHz為-13.8 dBm，輸入三階截止點為-6 dBm。直流供應電壓為1.8 V，功率消耗為25.2 mW。
第三顆晶片為轉導增強技術之可調增益放大器，其採用電流再生疊接架構，並使用電容交互耦合式來增加電路轉導值，使得低雜訊放大器具有低功率消耗且高增益之特性。模擬在3.3–3.7 GHz頻段增益為10.13–12.91 dB，雜訊指數為3.16–3.45 dB，輸入反射損耗為14.01–17.58 dB。增益調控範圍為-1.27至12.79 dB。輸入1-dB增益壓縮點在3.5 GHz為-20.3 dBm，輸入三階截止點為-12.2 dBm。直流供應電壓為1.2 V，功率消耗為3.4 mW。

This thesis presents three enhanced CMOS low-noise amplifiers (LNA). First, a differential wideband low-noise amplifier was designed by using a shunt-shunt feedback in 0.18-μm CMOS technology. The measured power gain is 8.1?0.6 dB and noise figure is 3.5?0.3 dB in 2.3–4 GHz. The 3-dB gain bandwidth is 1–4.2 GHz. The input return losses is greater than 10.4 dB. The measured input 1-dB-compressed power is -8.8 dBm and input-referred third-order intercept (IIP3) is 0 dBm at 3 GHz. The power consumption is 19.8 mW from a 1.8 V supply.
The second design is a wideband inductor-less low-noise amplifier with tunable power gain in 0.18-μm CMOS technology. The 3-dB gain bandwidth is 0.7–3.58 GHz. The power consumption is 25.2 mW from a 1.8 V supply. The measured power gain is 14.7?2.3 dB and noise figure is 3.3?0.6 dB. The input return losses is larger than 10.1. The input 1-dB-compressed power is -13.8 dBm and input-referred third-order intercept (IIP3) is -6 dBm at 3 GHz. The gain tuning range is from -2.5 to 16 dB at 3 GHz.
The last design is a gm-boosted variable-gain low-noise amplifier in 0.18-μm CMOS technology. The simulation power gain is 10.13–12.91 dB and a noise figure of 3.16–3.45 dB at 3.5 GHz. The input return is greater than 14.0 dB. The simulation input 1-dB-compressed power is -20.3 dBm and input-referred third-order intercept (IIP3) is -12.2 dBm. The gain tuning range is from -1.27 dB to 12.79 dB. The power consumption is 3.4 mW from 1.2 V.

圖目錄
表目錄
第一章 緒論
1.1 研究背景與動機
1.2 低雜訊放大器簡介
1.3 論文架構
第二章 寬頻無電感架構之全差動低雜訊放大器
2.1 寬頻無電感放大器文獻回顧
2.2 轉導增強技術文獻回顧
2.3 寬頻全差動無電感低雜訊放大器電路設計
2.3.1 電路分析
2.3.2 電路設計與模擬結果
2.3.3 電路製作
2.4 可調增益機制文獻回顧
2.5 寬頻全差動無電感可調增益低雜訊放大器電路設計
2.5.1 電路設計與模擬結果
2.5.2 電路製作
第三章 運用轉導增強技術之可調增益低雜訊放大器
3.1 電容交互耦合式全差動可調增益低雜訊放大器電路設計
3.1.1 電路分析
3.1.2 電路設計與模擬結果
3.1.3 電路製作
3.1.4 結果討論
第四章 結論
參考文獻

圖目錄

圖1.1 無線通訊標準發展層次示意圖
圖1.2 實際輸入輸出功率關係圖與1-dB增益壓縮點
圖1.3 三階截距點之示意圖
圖2.1 (a)終端電阻 (b)共閘極組態 (c)電阻回授式 (d)共閘極源極端饋入
圖2.2 雜訊消除
圖2.3 並聯-並聯回授式
圖2.4 基本共閘極組態
圖2.5 共源極放大器回授式之共閘極放大器
圖2.6 差動式電容交互耦合之共閘極放大器
圖2.7 變壓器耦合式之共閘極放大器 (a)單端 (b)差動式
圖2.8 並聯-並聯主動回授放大器
圖2.9 寬頻全差動無電感低雜訊放大器
圖2.10 輸入反射損耗之模擬結果圖
圖2.11 輸出反射損耗之模擬結果圖
圖2.12 增益之模擬結果圖
圖2.13 隔離度之模擬結果圖
圖2.14 雜訊指數之模擬結果圖
圖2.15 穩定度之模擬結果圖
圖2.16 輸入1-dB增益壓縮點之模擬結果圖( fRF=2、3、4 GHz )
圖2.17 網路分析儀-HP 8722C示意圖
圖2.18 頻譜分析儀-PSA E4448A、雜訊源-346A示意圖
圖2.19 信號產生器-E4438B & E4438C、頻譜分析儀-PSA E4448A示意圖
圖2.20 寬頻全差動無電感低雜訊放大器晶片佈局圖和晶片照相圖
圖2.21 差動式無電感低雜訊放大器測試板佈局圖與測試板照相圖
圖2.22 輸入反射損耗之量測結果圖
圖2.23 輸出反射損耗之量測結果圖
圖2.24 增益之量測結果圖
圖2.25 隔離度之量測結果圖
圖2.26 雜訊指數之量測結果圖
圖2.27 穩定度之量測結果圖
圖2.28 輸入 1-dB 增益壓縮點之量測結果圖( fRF=2、3、4 GHz )
圖2.29 輸入三階截止點之量測結果圖( fRF=3 GHz )
圖2.30 壓控可變電阻架構
圖2.31 歐姆區之線性運作
圖2.32 壓控可變電流源架構
圖2.33 電晶體之轉導值與控制電壓關係圖
圖2.34 寬頻全差動無電感可調增益低雜訊放大器
圖2.35 差動可調增益機制圖
圖2.36 輸入反射損耗之模擬結果圖
圖2.37 輸出反射損耗之模擬結果圖
圖2.38 增益之模擬結果圖
圖2.39 隔離度之模擬結果圖
圖2.40 雜訊指數之模擬結果圖
圖2.41 穩定度之模擬結果圖
圖2.42 輸入1-dB增益壓縮點之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.43 控制電壓對增益之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.44 控制電壓對雜訊指數之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.45 控制電壓對輸入反射損耗之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.46 控制電壓對輸出反射損耗之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.47 網路分析儀-HP 8722C示意圖
圖2.48 頻譜分析儀-PSA E4448A、雜訊源-346A示意圖
圖2.49 信號產生器-E4438B & E4438C、頻譜分析儀-PSA E4448A示意圖
圖2.50 輸入反射損耗之模擬結果圖
圖2.51 輸出反射損耗之模擬結果圖
圖2.52 增益之模擬結果圖
圖2.53 隔離度之模擬結果圖
圖2.54 雜訊指數之模擬結果圖
圖2.55 穩定度之模擬結果圖
圖2.56 輸入1-dB增益壓縮點之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.57 控制電壓對增益之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.58 控制電壓對雜訊指數之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.59 控制電壓對輸入反射損耗之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.60 控制電壓對輸出反射損耗之模擬結果圖( fRF=1、2、3、4 GHz )
圖2.61 輸入三階截止點之量測結果圖( fRF=3 GHz )
圖2.62 寬頻全差動無電感可調增益低雜訊放大器晶片佈局圖和晶片照相圖
圖2.63 寬頻全差動無電感可調增益低雜訊放大器測試板佈局圖與測試板照相圖
圖3.1 基本共閘極放大器
圖3.2 轉導增強共閘極放大器
圖3.3 電容交互耦合式之共閘極放大器
圖3.4 電容交互耦合式全差動可調增益低雜訊放大器
圖3.5 不同耦合電容值之雜訊指數模擬結果圖
圖3.6 不同電阻值之雜訊指數模擬結果圖
圖3.7 差動式可調增益機制圖
圖3.8 輸入反射損耗之模擬結果圖
圖3.9 輸出反射損耗之模擬結果圖
圖3.10 增益之模擬結果圖
圖3.11 隔離度之模擬結果圖
圖3.12 雜訊指數之模擬結果圖
圖3.13 穩定度之模擬結果圖
圖3.14 輸入 1-dB 增益壓縮點之模擬結果圖( fRF=3.3、3.5、3.7 GHz )
圖3.15 控制電壓對增益之模擬結果圖( fRF=3.3、3.5、3.7 GHz )
圖3.16 控制電壓對雜訊指數之模擬結果圖( fRF=3.3、3.5、3.7 GHz )
圖3.17 控制電壓對輸入反射損耗之模擬結果圖( fRF=3.3、3.5、3.7 GHz )
圖3.18 控制電壓對輸出反射損耗之模擬結果圖( fRF=3.3、3.5、3.7 GHz )
圖3.19 網路分析儀-HP 8722C示意圖
圖3.20 頻譜分析儀-PSA E4448A、雜訊源-346A示意圖
圖3.21 信號產生器-E4438B & E4438C、頻譜分析儀-PSA E4448A示意圖
圖3.22 電容交互耦合式全差動可調增益低雜訊放大器晶片佈局圖和晶片照相圖
圖3.23 電容交互耦合式全差動可調增益低雜訊放大器測試板佈局圖與測試板照相圖
圖3.24 輸入反射損耗之量測結果圖
圖3.25 增益之量測結果圖

表目錄

表2.1 CSLNA與CGLNA優點(+)缺點(-)比較表
表2.2 有無轉導增強比較表
表2.3 寬頻全差動無電感低雜訊放大器之模擬與量測比較表
表2.4 寬頻全差動無電感低雜訊放大器量測結果與文獻參考比較表
表2.5 寬頻全差動無電感可調增益低雜訊放大器之模擬比較表
表2.6 寬頻全差動無電感可調增益低雜訊放大器模擬結果與參考文獻比較表
表3.1 電容交互耦合式全差動可調增益低雜訊放大器之模擬比較表
表3.2 電容交互耦合式全差動可調增益低雜訊放大器模擬結果與文獻參考比較表

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