臺灣博碩士論文加值系統

在此篇論文中，我們證實了一個真正的單週期延遲電路實際上為同步映射延遲電路。因此，ㄧ個全數位低面積的同步映射延遲電路可發展為單週期延遲電路並運用在週期對週期時脈抖動的量測上。我們先前的研究中，首先發展一個省功率消耗且低面積的同步映射延遲電路[11]。並設計一個內建式游標尺延遲線電路作為測試。
在比較的先前文獻中，[10]首先提出一個單週期延遲電路。他們加入一些控制閘到一個長的游標尺延遲線，並產生延遲的訊號和一個相同延遲的單週期延遲的訊號TD。他們似乎預期可以經由第二個游標尺延遲線在T(i+1)-Ti處量測到第i個週期的抖動，然而他們實際上量到的抖動並非與前一個週期比較後的抖動，而是他們單週期延遲電路自身所產生的抖動。在本篇論文中，同步映射延遲電路用來當作真正的單週期延遲電路。
由晶片的量測結果可得知，所提出的單週期延遲電路雖然解析度較差，但可節省接近75%的面積並減少功率消耗。

In this thesis, a true one-period delay circuit is proved to be actually a synchronous mirror delay. An area-efficient all-digital synchronous mirror delay is thus developed as a true one-period delayline for cycle-to-cycle jitter measurement. In our preliminary work we develop an area-efficient SMD. The power dissipation can thus be also reduced. A VDL is designed for the testability of the SMD [11].
In the comparison pervious work, the author in [10] first develop a one period delay circuit. They add some control gates to a long VDL and generate the postponed signal and a one-period delayed signal with the same latency TD. It seems that they expected to measure the ith jitter T(i+1)-Ti via the second VERNIER DELAYLINE, however they actually capture the jitters, that is not the jitter compared to the previous period but the intrinsic jitter generated by their ONE PERIOD DELAY itself. In this thesis, the SMD is implanted to be a True One Period delayline.
From measured results of implementation, the proposed true one-period delay jitter measurement circuit suffers low resolution but saves 75% of area overhead and the associated power dissipation.

中文摘要 i
Abstract ii
致謝 iii
目錄 iv
圖目錄 vii
表目錄 x
第一章 緒論 1
1.1 研究背景 1
1.2 研究動機 2
1.3 本論文的章節編排 2
第二章 抖動量測原理介紹 3
2.1 時脈抖動定義 3
2.2 時脈抖動總類 4
2.2.1 週期對週期時脈抖動(cycle-cycle jitter) 4
2.2.2 週期時脈抖動(period jitter) 5
2.2.3 長期的時脈抖動(long-term jitter) 6
2.3 時脈抖動之因素與改善方法 7
第三章 先前相關架構之研究與技術 9
3.1 單週期延遲抖動量測電路 9
3.2 單週期篩選器電路架構 11
3.2.1 單週期篩選器 12
3.2.2 輸出週期檢測器 13
3.2.3 模擬結果 15
3.3 先前文獻架構之優缺點分析 17
第四章 本論文提出之單週期延遲架構 18
4.1 單週期延遲抖動量測電路 18
4.2 延遲鏡射器簡介 20
4.3 設計理論 23
4.3.1 同餘定理 23
4.3.2 同餘之對偶命題 24
4.3.3 同餘之對偶命題誤差累積 25
4.4 電路架構與工作原理 27
4.5 單週期延遲電路之映射延遲電路分析 32
4.5.1 電路設計流程 32
4.5.2 輸出時脈驅動器 32
4.5.3 SMD單元 33
4.5.4 最佳g、m、n及延遲陣列 34
4.5.5 會合邏輯電路 35
4.5.6 輸入時脈緩衝器 35
4.5.7 清除向前、向後回授電路 35
4.5.8 短脈衝產生器 36
第五章 單週期延遲電路量測 38
5.1 外部量測之易測試設計 38
5.2 內建自我量測電路 39
5.2.1 游標延遲線 40
5.2.2 游標延遲線問題探討 42
5.3 改良式時間數位轉換器 43
5.3.1 改良式游標延遲線電路架構與工作原理 43
5.3.2 改良式游標延遲線之應用 46
第六章 實驗結果 48
6.1 單週期延遲電路模擬 48
6.2 單週期延遲電路佈局 51
6.3 內建自我量測電路模擬與佈局 53
6.3.1 改良式游標延遲線模擬 53
6.3.2 改良式游標延遲線佈局 55
6.4 整合後電路模擬與佈局 56
6.5 與先前文獻結果之比較 61
第七章 結論 63
參考文獻 64
作者簡歷 65


圖目錄
圖1-1 Moore’s Law 1
圖2-1 時脈抖動示意圖 3
圖2-2 時脈變動波形圖 4
圖2-3 cycle-cycle jitter 5
圖2-4 period jitter 6
圖2-5 period jitter = 5ns 6
圖2-6 long-term jitter=9ns在第999週期 7
圖3-1 單週期抖動量測結構 9
圖3-2 單週期延遲電路圖[10] 10
圖3-3 單週期延遲時脈圖[10] 10
圖3-4 內建自我取樣游標尺延遲線Layout圖[10] 11
圖3-5 (a) 所提出的電路方塊圖 (b) 操作結構圖[9] 12
圖3-6 單週期篩選器電路圖[9] 13
圖3-7 輸出週期檢測器電路圖[9] 14
圖3-8 粗略控制值N之模擬[9] 16
圖3-9 精確的控制值M之模擬[9] 16
圖4-1 連續時脈週期圖 18
圖4-2 文獻[10]實際之單週期延遲 19
圖4-3 真正的單週期延遲圖解 19
圖4-4 單週期延遲抖動量測結構圖 20
圖4-5 SMD (a) 基本架構 (b) 動作原理 21
圖4-6 各種計數電路 22
圖4-7 環形計數器 22
圖4-8 同餘同步映射延遲電路基本概念圖 23
圖4-9 同餘定理示意圖 24
圖4-10 同餘之對偶命題示意圖 25
圖4-11 同餘之對偶命題誤差累積 26
圖4-12 g值與容限誤差&面積減少率關係圖 27
圖4-13 同餘同步映射延遲電路架構 28
圖4-14 同餘同步映射延遲電路動作原理示意圖 30
圖4-15 同餘同步映射延遲電路時序圖 31
圖4-16 同餘同步映射延遲電路設計流程 32
圖4-17 輸出時脈驅動器 33
圖4-18 SMD單元 33
圖4-19 會合邏輯電路 35
圖4-20短脈衝波產生器 36
圖4-21 誤差的累加 37
圖5-1 外部量測之易測試設計示意圖 38
圖5-2 外部量測之易測試設計動作原理 39
圖5-3 游標延遲線示意圖 40
圖5-4 游標延遲線基本動作 40
圖5-5 游標延遲線電路圖 41
圖5-6 游標延遲線動作原理圖 42
圖5-7 靜態相位誤差示意圖 42
圖5-8 改良後游標延遲線架構圖 44
圖5-9 量測動作原理 45
圖5-10 解析度重新評估 46
圖5-11具有內建自我量測之同餘同步映射延遲電路 47
圖6-1 同餘同步映射延遲電路模擬結果 48
圖6-2延遲回授陣列波形圖 49
圖6-3靜態相位誤差(Pre-Simulation) 50
圖6-4 靜態相位誤差與工作週期關係(Pre-Simulation) 50
圖6-5 同餘同步映射延遲電路佈局 51
圖6-6 靜態相位誤差(Post-Simulation) 52
圖6-7 靜態相位誤差與工作週期關係(Post-Simulation) 52
圖6-8 內建自我量電路之解析度重新評估模擬圖 54
圖6-9 內建自我量測電路於量測模擬圖 55
圖6-10 改良式游標延遲線佈局 56
圖6-11 具有內建自我量測之同餘同步映射延遲電路佈局圖 57
圖6-12 CSMD&BIST模擬結果(Post-Simulation) 58
圖6-13 靜態相位誤差量測結果(Post-Simulation) 59
圖6-14同餘同步映射延遲電路之內建自我量測模擬統計圖 59
圖6-15 單週期延遲電路量測圖 60


表目錄
表3-1 圖3-7訊號之方程式[9] 14
表3-2 峰值抖動量測範圍[9] 15
表6-1 同餘同步映射延遲電路設計規格列表 51
表6-2改良式游標延遲線設計規格列表 56
表6-3 與先前文獻結果比較表 61

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