臺灣博碩士論文加值系統

本論文中提出一個使用CMOS提升電壓式動態和靜態的邏輯電路(CMOS
boostrapped dynamic and static logic circuit)(2.9((2.10(來
做為我們的8×8的動態或靜態 的乘法器，這個電路沒有追繞（race
）的問題，並且適合於單一時脈脈衝（ single phase clock）的操
作；而此製程上則使用了0.8(m CMOS 的技術，在架構 上則使用了華
倫斯樹狀約簡架構（wallace tree reduction structure），在此乘
法器中包含了全加器（full adder）及進位前瞻加法器（carry look-
ahead adder）兩個電路，而在進位前瞻加法器中則使用了提升電壓
式電路,在速度方面， 動態8×8乘法器的整體速度改善了15.5％，所
提出的改良式曼徹斯特靜態進位前瞻 加法器（CLA)部份則改善了39
％；而在靜態8×8乘法器中，整體的速度改善了35.5％ ，進位前瞻
加法器（CLA)部份則改善了60.8％。

This thesis reports a 1.5V high-speed 8X8 multiplier circuit
usingthe Wallace tree reduction architecture and true-single-
phase bootstrappeddyanmic and static circuit techniques. Based
on a 0.8um CMOS technology, the CLA circuit speed performance of
this 8X8 dynamic multiplier circuit is improved by 39% as
compared to the CMOS Manchester carry look-aheadcircuit without
using the bootstrapped technique. In the whole dynamicmultiplier
circuit, it is improved by 15.5%. The proposed Modified-
Manchester CLA circuit speed performance of this 8X8 static
multiplier circuit is improved by 60.8% as compared to thhe
conventional static CLA circuit whithout using bootstrapped
technique. The whole static multiplier circuit is improvedby
35.5%.