最近幾年來，可規劃邏輯陣列(ProgrammableLogic Array簡稱PLA)，被廣泛的應用在
超大型積體電路(VeryLarge Scale Integrated Circuit 簡稱VLSI) 的系統上，不外
乎基於下列兩種因素：
(1).PLA 對於複雜的函數，能夠用一種極具規則性而且結構化的型式去設計，使整個
設計的過程具有類似自動化的特性，因此，PLA 非常適合應用在具有很多輸入端與輸
出端的組合邏輯電路。對於循序邏輯電路的應用方面，只要在PLA 電路上，加上一些
適當的回饋暫存器(feedback register) ，亦能有效的實現之。
(2).PLA 能夠利用一些簡單而且有效的方法，提高其錯誤偵測(fault detection) 與
減少其矽面積(silicon area)的能力，以便在設計一可測試型(testability) FLA 電
路時，能使其錯誤涵蓋率(fault coverage)與硬體成本負擔(overhead)能達到令人滿
意的結果。
由於PLA 具有這種設計結構的適應性與經濟性，因此，在超大型積體電路(VLSI)技術
的快速發展，及邏輯電路複雜度漸漸增加的情況下，PLA 便扮演著日益重要的角色。
由於可規劃邏輯陣列 (簡稱PLA)的結構相當規則而且適應性良好，使得在超大型積體
電路(VLSI)的應用與邏輯函數的實現上，可規劃邏輯陣列便成為極受歡迎而且有效的
工具。因此，如何去設計一經濟的可測試型(testability) PLA 電路，實為當今研究
發展上的重要課題之一。
在本論文中，吾人針對如何設計一經濟的可測試型(testability) PLA 電路，提出了
一套新的系統演算法(algorithm) 。由於(VLSI)電路不斷的被廣泛應用於超大型積體
電路(VLSI)上，因此，經濟型的設計技巧，便成為設計研究發展上的主要課題之一，
所以，本系統的誕生，不外乎是一帖強心劑。在本系統中，吾人綜合了以往採用移位
暫存器(shift register)與額外輸入線(extra input) 的優點，繼而配合分割法(Par
tition) 的理念，將一待測的PLA 電路，分成許多可測試的獨立群(group) ，再進一
步的利用外加的輸出線(extraoutput) ，控制每一個獨立群的運作，而達成最經濟的
設計目的。經過實驗印證的結果，吾人發現，本論文所提的設計理念與以往各種設計
方法互相比較之下，在硬體成本負擔(overhead)上，具有相當突破性的發展。
然而，就本論文目前所發展的演算理論與系統模式而言，本系統並不適合於Built-in
Self-test (BIST) 的設計環境，因為，本系統各乘積線(product line)的測試樣本
(test pattern)，乃是由PLA 電路之特性矩陣(characteristic matrix) 直接計算轉
換而得的。亦即是說，本系統是屬於線性相依(function dependent)的架構。
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