臺灣博碩士論文加值系統

隨著資料傳輸速度的提高，對數位電路佈局的限制愈加嚴苛，以往的佈線規範可能已無法適用於現今的高速數位電路。在高速數位電路中，蛇行佈線是被用來達到延時與同步目的所採用的有效方法之一，本論文研究的是其規範，期盼所歸納的規範能有助於產業的發展。我們先從時域反射訊號觀察蛇行線上的巨觀特徵阻抗變化，探討各種參數變化對特徵阻抗的影響，再以DDR4、PCIe與SATA三個傳輸介面為例，觀察蛇行佈線對眼圖參數的影響，得出蛇行佈線的使用限制。然而訊號線長度調整中，必定有調整長度不敷使用的情形，若使用貫孔或更換板材的方法予以改善，必然使電路製作成本提高，故於論文尾聲提出三種補償方法，其三種方法均為以不更動電路疊構與不增加電路佈局面積為前提，改善蛇行佈線造成的傳輸線阻抗變動。

With the increase of data rate, wiring constraints for digital circuits are more and more stringent. Previous wiring methods may no longer be suitable for today’s high-speed digital circuits. In high-speed digital circuits, serpentine lines have been widely adopted for time-delay and synchronization purposes. Hence, we aim in this thesis to provide guidelines for wiring using serpentine lines in some scenarios, hoping that these guidelines may benefit the industrial development in Taiwan. From time-domain reflectometer signals, we can observe the “macro” characteristic impedance variation along a serpentine line. Various parametric studies were conducted in this thesis to see how the characteristic impedance fluctuates along the line. Using DDR4, PCIe, and SATA as three transmission-interface examples, we further studied how eye diagrams and their associated eye metrics are affected by serpentine lines of various parameters. Sometimes, the physical space is not large enough to allow further adjustment of the serpentine line. One may resort to via-holes or different substrate materials, which may be regarded as cumbersome or impractical in terms of fabrication cost. As a remedy, we proposed three compensation methods to lessen the fluctuation of the characteristic impedance along a serpentine line, without changing the layer stacking and without consuming more circuit layout area.

摘要 i
ABSTRACT ii
誌謝 iii
目錄 iv
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1 研究動機 1
1.2 研究目的 2
1.3 論文介紹 2
第二章 蛇行佈線調整 3
2.1 PCB疊構介紹 3
2.2 差動對(Differential pair)模擬方式 4
2.3 矩形蛇行佈線調整法電路架構 (Differential pair) 5
2.3.1 矩形蛇行佈線匝之寬度(G)對阻抗變化之影響 6
2.3.2 矩形蛇行佈線匝之高度(H)對阻抗變化之影響 9
2.3.3 矩形蛇行佈線匝的數量對阻抗變化之影響 12
2.3.4 矩形蛇行佈線使用方針 15
2.4 梯形蛇行佈線調整法電路架構 (Differential pair) 16
2.4.1 梯形蛇行佈線匝之寬度(G)對阻抗變化之影響 17
2.4.2 梯形蛇行佈線匝之長度(L)對阻抗變化之影響 20
2.4.3 梯形蛇行佈線匝的數量對阻抗變化之影響 23
2.4.4 梯形蛇行佈線使用方針 26
2.5 矩形蛇行佈線調整法電路架構 (Single-ended) 27
2.5.1 矩形蛇行佈線匝之寬度(G)對阻抗變化之影響 28
2.5.2 矩形蛇行佈線匝之高度(H)對阻抗變化之影響 31
2.5.3 矩形蛇行佈線匝的數量對阻抗變化之影響 34
2.5.4 矩形蛇行佈線使用方針 37
2.6 梯形蛇行佈線調整法電路架構 (Single-ended) 38
2.6.1 梯形蛇行佈線匝之寬度(G)對阻抗變化之影響 39
2.6.2 梯形蛇行佈線匝之長度(L)對阻抗變化之影響 42
2.6.3 梯形蛇行佈線匝的數量對阻抗變化之影響 45
2.6.4 梯形蛇行佈線使用方針 48
2.7 蛇行佈線之共模探討 49
第三章 蛇行佈線之眼圖分析 50
3.1 眼圖分析 50
3.2 應用於DDR4介面蛇形佈線眼圖參數分析 51
3.2.1 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Differential) [DDR] 51
3.2.2 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Single-ended) [DDR] 52
3.2.3 使用在不同傳輸線總長下之蛇形佈線眼圖參數趨勢(Differential) [DDR] 54
3.2.4 使用在不同傳輸線總長下之蛇形佈線眼圖參數趨勢(Single-ended) [DDR] 55
3.3 應用於SATA介面蛇形佈線眼圖參數分析 57
3.3.1 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Differential) [SATA] 57
3.3.2 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Single-ended) [SATA] 58
3.3.3 使用在不同損耗正切下之蛇形佈線眼圖參數趨勢(Differential) [SATA] 60
3.3.4 使用在不同損耗正切下之蛇形佈線眼圖參數趨勢(Single-ended) [SATA] 61
3.4 應用於PCIe介面蛇形佈線眼圖參數分析 63
3.4.1 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Differential) [PCIe] 63
3.4.2 使用在不同傳輸速率下之蛇形佈線眼圖參數趨勢(Single-ended) [PCIe] 64
3.3.3 使用在不同損耗正切下之蛇形佈線眼圖參數趨勢(Differential) [PCIe] 66
3.3.4 使用在不同損耗正切下之蛇形佈線眼圖參數趨勢(Single-ended) [PCIe] 67
3.5 蛇行佈線置於傳輸線頭、中、尾三者間的差異 69
3.5.1 用於差動對蛇行佈線位置之影響 69
3.5.2 用於單端傳輸中蛇行佈線位置之影響 71
3.6 各小節重點歸納 73
第四章 蛇行佈線補償法 75
4.1 差動對蛇行佈線金屬平面補償法 75
4.1.2 針對差動對蛇行佈線匝數小於三之金屬平面補償方式 76
4.1.3 針對差動對蛇行佈線匝數大於等於三之金屬平面補償方式 78
4.1.4 差動對蛇行佈線金屬平面補償法小結 82
4.2 差動對蛇行佈線加寬蛇行佈線匝線寬補償法 83
4.2.1 針對差動對蛇行佈線匝數小於三之加寬蛇行佈線匝線寬補償方式 83
4.2.2 針對差動對蛇行佈線匝數大於等於三之加寬蛇行佈線匝線寬補償方式 85
4.2.3 差動對蛇行佈線加寬蛇行佈線匝線寬補償法小結 89
4.3 差動對蛇行佈線矩形殘段補償法 90
4.3.1 針對差動對蛇行佈線匝數小於三之矩形殘段補償方式 90
4.3.2 針對差動對蛇行佈線匝數大於等於三之矩形殘段補償方式 92
4.3.3 差動對蛇行佈線矩形殘段補償法小結 96
第五章 結論 97
參考文獻 98
附錄A DDR SDRAM系統參數介紹 99
附錄B 移除尾匝補償原理解釋 106
附錄C 蛇行佈線匝擺放法 107

[1]　‘‘DDR3 SDRAM standard (revision F),’’ JEDEC, July 2012.
[2]　‘‘DDR4 SDRAM standard (revision A),’’JEDEC, Nov 2013.
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[4]　EDA365 專注電子工程技術ADS單端S參數轉換成差模的方法Website http://cad.eda365.com/forum.php?mod=viewthread&tid=72665
[5]　‘‘4Gbit Double-Data-Rate 3 (DDR3) SDRAM,’’MEMPHIS,Datasheet Rev. 1.0 2012
[6]　孫燈亮, ‘‘DDR 1&2&3 的“讀”和“寫”眼圖分析,’’ 安捷倫科技有限公司, Aug 2016
[7]　cloud921, ‘‘Setup time/Hold time, Vih,Vil,Voh,Vol,’’ 痞克邦, Nov 2013
[8]　J.H.Lee, ‘‘GRAPHIC MEMORY APPLICATION NOTE,’’Samsung Electronics
[9]　陳俊甫, ‘‘DDR 簡介及其量測規範,’’ Infinet Group-安盟科技 技術應用文章Application Note, 2013
[10]　S. H. Hall and H. L. Heck, ‘‘Advanced Signal Integrity for High-Speed Digital System Design,’’ Hoboken, NJ: Wiley, 2009