臺灣博碩士論文加值系統

由於製程的先進，單位面積中可放進的記憶體細胞元愈來愈多，以至於發生多位元錯誤(multiple-bit error)的機率也增加，然而此類錯誤若要交由ECC來解決，會需要更多的檢查位元，會造成系統額外的負擔，而位元交錯擺放的技術，既是為了減少此問題發生的機率而提出的技術，但是此技術卻造成記憶體有了半選擇(half select)的問題。
為了解決半選擇問題，近年來有很多細胞元架構被提出，但是礙於其各次所使用的製程不同，最低操作電壓也不同，額外的控制電路需求也不同，著實無從比較各個細胞元架構在先進製程中(28nm)的優勝劣敗。
本論文提出了一套Noise Margin-Aware的設計流程，在UMC 28nm製程下，以相同最低操作電壓(最差SNM皆相同)為主幹，在相同的PVT變異條件下，對各個細胞元架構重新做尺寸調整，得到在相同最低操作電壓下，各細胞元的佈局面積(Bit cell layout)。
最後再透過記憶體陣列(Memory array)的實做，以及晶片佈局評估，觀察其周邊控制電路所必須付出的功率以及面積，進而得知各細胞元架構其優缺點，以及適用環境。

第一章、序論 1
1.1：研究背景 1
1.2：研究動機 3
1.3：論文綱要 6
第二章、Noise Margin-Aware設計流程 – Part I 7
2.1：Noise Margin-Aware 設計流程圖總覽 7
2.2：Noise Margin-Aware 設計流程-Part I 7
2.2.1：最小電晶體尺寸對各個細胞元的靜態雜訊容忍度 8
2.2.2：製程特性分析( UMC 28nm ) 9
2.2.3：最佳化的電晶體尺寸對各記憶體細胞之hSNM分析與比較 18
2.2.4：決定字元線電壓增壓比例和各SNM最差情況位置 19
第三章、Noise Margin-Aware設計流程 – Part II 21
3.1：Noise Margin-Aware 設計流程-Part II 21
3.2：針對各細胞元的最差情況做調整 22
3.2.1：sTG9T[8]分析與尺寸設計考量 22
3.2.2：sNB9T[9]分析與尺寸設計考量 24
3.2.3：dCA10T[7]分析與尺寸設計考量 26
3.2.4：dPPN10T[10]分析與尺寸設計考量 27
3.3：確認細胞元所有SNM都有符合規格 30
3.4：蒙地卡羅分析 32
3.5：細胞元佈局實現 33
3.6：各個細胞元結構綜合比較 34
3.7：記憶體陣列實現 - sNB9T 38
3.8：記憶體陣列實現 - dCA10T 42
第四章、晶片佈局評估與模擬結果 46
4.1：晶片佈局評估 46
4.2：模擬結果 49
第五章、結論與未來研究方向 52

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