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臺灣博碩士論文加值系統

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研究生:楊顯奕
研究生(外文):Hsien-Yi Yang
論文名稱:基於費式數列之可變大小樣式運轉長度之測試資料壓縮
論文名稱(外文):Variable Pattern Size Pattern Run-length Coding Based on Fibonacci Number for Test data Compression
指導教授:曾王道
指導教授(外文):Wang-Dauh Tseng
口試委員:陳勇志劉一宇
口試委員(外文):Yung-Chih ChenYi-Yu Liu
口試日期:2018-9-18
學位類別:碩士
校院名稱:元智大學
系所名稱:資訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2018
畢業學年度:107
語文別:中文
論文頁數:29
中文關鍵詞:資料壓縮
外文關鍵詞:data compression
相關次數:
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在現在科技日新月異的狀況下,積體電路的體積越來越小,電路複雜度與資料量則是越來越龐大,除了線路越做越密集,現今也發展出三維晶片,電路不再只是個平面,而是一個立體交錯的存在。一個從線到面的改變,其複雜度與內容更是個難以估計的倍數成長,而在VLSI testing中,資料量的大小往往是決定處理速度的關鍵之一,且資料在經過壓縮後,不但可以節省很多空間,更可以在更短的時間內分析更大量的資料。
本論文主要的宗旨,在於比較兩個不同的壓縮方式所帶來的效益差別,其一的壓縮方式採用可變動式資料長度壓縮法,壓縮原理是在每組資料的長度不固定的條件下,將可重複的資料整合編譯,而這方法中的特別之處,是透過反覆測試,在block size bit分別為2到6個bit的狀況下,不同長度的資料在最大可允許重複次數的狀況下計算其壓縮率,並將每一段壓縮率最大的結果整合起來,使其整體得到最好的壓縮效果。其二的壓縮方式,是將block size bit固定為3個bit,並且結合費氏數列進行測試,原本3個bit僅能表示1到8的pattern length,在結合費氏數列後改為1、2、3、5、8、13、21、34的pattern length,其用意是在更少的bit數下能夠使用更長的pattern length來進行壓縮。
本論文的測試資料採用ISCAS'89的六個電路s5378、s9234、s13207、s15850、s38417以及s38584。在實驗的過程中,可變動式資料長度壓縮法我們透過資料反轉的開關、資料長度的改變及編譯資料的格式做各種不同的搭配測試,觀察其測試結果,接著再用費氏數列壓縮法實驗,並將其結果與3 bits的可變動式資料長度壓縮法做比較,發現有機會獲得較佳的壓縮效果。
While the technology keep growing, the volume of the integrated circuit keeps decreasing, and the circuit becomes more and more tight. Nowadays, IC is developed into 3D type, it is much more complex than 2D plane, and the growth of the data quantity is also not appreciable.
Besides the speed of computing by the software and hardware, the data size is also a very important factor in the discussion of VLSI (Very large scale integration) testing. Data compression makes the data size become much smaller and allows us to compute much more data in the same period of time.
The topic of this thesis is to compare two different kind of data compression and find out the better compressing rate. First of two, compresses data by different factors such as variable block size bit, variable pattern length, data inverse flag, and repeat record into a variable codeword. Second of two, fix the block size bit to 3 bits and represent the pattern length by Fibonacci sequence (1, 2, 3, 5, 8, 13, 21, 34) instead of 1 to 8. Since we use less block size bit represents larger pattern length, this is discussable.
According to the testing of six circuits of benchmark ISCAS’89, we get compression rate of two different compressing methods and found out that Fibonacci compression has a chance to get better compressing rate.
摘要 I
ABSTRACT III
誌 謝 V
目 錄 VI
圖目錄 VII
表目錄 VIII
第一章 簡介 1
1.1 廣播壓縮法(BROADCAST-BASED SCHEME) 1
1.2 線性壓縮法(LINEAR-DECOMPRESSION-BASED SCHEME) 1
1.3 編碼壓縮法(CODE-BASED) 2
第二章 相關研究 3
1. FDR(FREQUENCY-DIRECTED RUN-LENGTH CODING) 3
2. FIBONACCI SEQUENCE 4
第三章 方法 5
3.1 METHOD INTRODUCTION 5
3.2 A VARIABLE BLOCK SIZE PATTERN RUN-LENGTH CODING 6
3.3 FIX PATTERN RUN-LENGTH TO FIBONACCI SEQUENCE CODING 11
第四章 實驗結果 12
4.1實驗環境設置 12
4.2實驗數據 12
第五章 結論 15
第六章 參考文獻 16
1. Gonciari, P.T., B.M. Al-Hashimi, and N. Nicolici, Improving compression ratio, area overhead, and test application time for system-on-a-chip test data compression/decompression, in Design, Automation and Test in Europe Conference and Exhibition, 2002. Proceedings. 2002. p. 604-611.
2. El-Maleh, A.H., “Efficient test compression technique based on block merging.” Computers & Digital Techniques, IET, 2008. 2(5): p. 327-335.
3. Tehranipoor, M., M. Nourani, and K. Chakrabarty, Nine-coded compression technique for testing embedded cores in SoCs. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, 2005. 13(6): p. 719-731.
4. Chandra, A. and K. Chakrabarty, Test data compression and test resource partitioning for system-on-a-chip using frequency-directed run-length (FDR) codes. Computers, IEEE Transactions on, 2003. 52(8): p. 1076-1088.
5. Nourani, M. and M.H. Tehranipour, RL-huffman encoding for test compression and power reduction in scan applications. ACM Trans. Des. Autom. Electron. Syst., 2005. 10(1): p. 91-115.
6. Jas, A., et al., An efficient test vector compression scheme using selective Huffman coding. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2003. 22(6): p. 797-806.
7. Chandra, A. and K. Chakrabarty, System-on-a-chip test data compression and decompression architectures based on Golomb codes. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2001. 20(3): p.355-368.
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