臺灣博碩士論文加值系統

本論文係有關單回合連通物件標示演算處理器之軟/硬體整合設計與驗證，相關研究工作包含下列四大部分。
第一部分為連通物件標示演算法之軟體設計，在考量運算結果之特性及嵌入式系統之硬體資源限制後，發展出單回合連通物件標示演算法。
第二部分為設計與實現單回合連通物件標示演算處理器，利用雙倍資料傳輸率同步動態隨機存取記憶體儲存完整的二值化輸入影像以及影像處理後的編號物件框架座標資訊。演算處理器主要包含表初始化、物件編號、連通物件編號合併、連通物件資訊提取等諸副處理器，最後把以上設計的硬體整合並以Altera FPGA實現之。
第三部分為撰寫演算處理器之相關驅動程式以構成一個驗證系統，並透過遠端程序呼叫的方式控制此驗證系統來驗證其功能。
第四部分為演算處理器之整體軟/硬體之驗證與效能評估。
整體而言，本論文係以研究單回合連通物件標示演算法與設計其演算處理器為目標，並以Altera FPGA開發板實現之。透過不同的影像測試，證實本論文所發展之演算處理器有極佳的效能，其相關之軟硬體整合設計方法，亦可改善演算處理器設計與驗證流程的效率。

This thesis is relevant to the hardware/software co-design and verification of an algorithmic processor for single-pass-based connected component labeling. The research work consists of the following four parts.
The first part of the thesis focuses on the software design for the connected component labeling algorithms. After analyzing the characteristics of the computing results and considering the limitation of physical resources in the embedded systems, single-pass-based connected component labeling algorithms have been developed.
The second part of the thesis focuses on the hardware design for single-pass-based connected component labeling algorithms. A DDR SDRAM is used to store the whole binary input image and the coordinate information of the bounding box of the labeled components. The algorithmic processor comprises four sub-processors: table initializer, labeler, connected component combinator, and connected component information retriever. And, finally, these hardware designs are integrated together and implemented on an Altera FPGA development board.
The third part of the thesis focuses on writing the relevant drivers to construct a verification system for the algorithmic processor. Through using the remote procedure calls this system is controlled to verify the functionality of the processor.
The fourth part of the thesis focuses on the verification and performance evaluation of the whole hardware and software for the algorithmic processor.
Generally speaking, the goal of this thesis is to do the research on the single-pass-based connected component labeling algorithms and algorithmic processors for them are designed and implemented with the Altera FPGA development board. After verifying the algorithmic processors with various types of digital images, it has been shown that the algorithmic processors developed in this thesis have fabulous computing performance. Meanwhile, this approach of hardware/software co-design can also improve the efficiency of both design and verification flows for algorithmic processors.

第一章 緒論
1.1 研究背景與動機
1.2 研究內容之相關架構
1.3 論文組織與概觀
第二章 單回合連通物件標示演算處理器軟/硬體整合設計之發展環境與驗證流程 5
2.1演算處理器之軟/硬體整合設計簡介
2.2 Linux-Based軟體開發環境
2.2.1 Linux
2.2.2 Cygwin
2.2.3 VirtualBox
2.2.4 GNU C Compiler
2.3 SOPC-Based軟體開發環境
2.3.1 NIOS II IDE
2.3.2 NIOS II Command Shell
2.4 SOPC-Based硬體開發環境
2.4.1 NIOS II嵌入式系統
2.4.1.1 NIOS II 處理器
2.4.1.2 Avalon Bus匯流排
2.4.2 Quartus II與SOPC Builder開發環境
2.4.3 Altera Startix II FPGA開發板
2.5 SOPC-based單回合連通物件標示演算處理器驗證架構與開發流程
2.5.1 RPC-based單回合連通物件標示演算處理器軟體驗證架構
2.5.2 RPC-based單回合連通物件標示演算處理器硬體開發流程
第三章 單回合連通物件標示演算法之軟體相關設計
3.1 連通物件標示法之原理介紹
3.2 連通物件標示演算法的種類
3.3連通物件標示演算法之軟體相關設計
3.3.1 圖形資料儲存方式與資料格式
3.3.2 演算法軟體設計之結構
3.3.3 典型連通物件標示演算法
3.3.4 單回合連通物件標示演算法之軟體設計
3.3.4.1 單像素處理模式
3.3.4.2 雙像素處理模式
3.3.4.3 多像素處理模式
第四章 單回合連通物件標示演算處理器之硬體設計
4.1 演算處理器硬體設計簡介
4.2 資料於記憶體之儲存方式
4.2.1 影像資料於DDR SDRAM之儲存方式
4.2.2 影像資料於演算處理器內部之儲存方式
4.2.3 物件編號等效關係表之儲存方式
4.2.4 編號物件框架座標資訊表之儲存方式
4.3 單回合連通物件標示演算處理器之硬體設計
4.3.1 演算處理器結構簡介
4.3.2 控制單元之硬體設計
4.3.3表初始化副處理器
4.3.4物件編號副處理器
4.3.4.1 物件編號標示副處理器 ─ 單像素處理模式
4.3.4.2 物件編號標示副處理器 ─ 雙像素處理模式
4.3.5連通物件編號合併副處理器
4.3.6連通物件資訊提取副處理器
4.4 單回合連通物件標示演算處理器之軟/硬體介面設計
4.4.1控制及狀態暫存器資料格式
4.4.2 NIOS II之遠端呼叫函式及驅動程式設計
第五章 單回合連通物件標示演算法之演算處理器驗證與效能測試
5.1 驗證與測試環境簡介
5.2 單回合連通物件標示演算處理器之結果驗證
5.3 單回合連通物件標示演算處理器之軟/硬體效能測試
5.3.1 軟/硬體效能測試方式簡介
5.3.2 硬體設計之FPGA元件使用率
5.3.3 軟/硬體設計之執行效能比較
5.3.4 與其它演算處理器之效能比較
第六章 結論

[1] 吳家豪, RPC-based演算處理器驗證系統之Linux相關軟體設計, 國立台灣科技大學電子工程系碩士學位論文, 民國95年。
[2] 許志豪, 影像二值化演算處理器之軟/硬整合設計與實現, 國立台灣科技大學電子工程系碩士學位論文, 民國98年。
[3] 黃耀陞, 文件影像旋轉演算處理器之軟/硬整合設計與實現, 國立台灣科技大學電子工程系碩士學位論文, 民國99年。
[4] 林奕諴, 文件斜角偵測演算處理器之軟/硬整合設計與實現, 國立台灣科技大學電子工程系碩士學位論文, 民國99年。
[5] 黃健軒, HT-based直線偵測兩階段演算處理器之軟/硬體整合設計與實現, 國立台灣科技大學電子工程系碩士學位論文, 民國100年。
[6] 楊昌祐, 中文扭曲文件影像知還原與文字切割, 國立台灣科技大學電子工程系碩士學位論文, 民國100年。
[7] Rafael C. Gonzalez and Richard E. Woods, Digital Image Processing 3rd Edition, Pearson, 2009.
[8] Linda G. Shapiro and George C. Stockman, Computer Vision, Prentice Hall, 2001.
[9] Michael D. Ciletti, Advanced Digital System Design with the Verilog HDL, Prentice Hall, 2003.
[10] Altera Corporation, NIOS II Processor Reference Handbook, Altera Corporation, 2003.
[11] Altera Corporation, Avalon Bus Specification Reference Manual, Altera Corporation, 2002.
[12] Azriel Rosenfeld and John L. Pfaltz, “Sequential Operation in Digital Image Processing,” Journal of the ACM, vol. 13, 1966.
[13] Kesheng Wu, Ekow Otoo, and Arie Shoshani, “Optimizing Connected Component Labeling Algorithms,” Lawrence Berkeley National Laboratory, 2005.
[14] M. Manohar and H. K. Ramapriyan, “Connected Component Labeling of Binary Images on a Mesh Connected Massively Parallel Processor,” CVGIP, 45, pp. 133-149, 1989.
[15] Ashley Rasquinha and N. Ranganathan, “C3L: A Chip for Connected Component Labeling,” Tenth International Conference on VLSI Design, VLSI in Multimedia Applications, pp. 446, 1997.
[16] D. G. Bailey and C. T. Johnston, “Single Pass Connected Components Analysis,” Image and Vision Computing New Zealand, Hamilton, NZ, 2007.
[17] Christopher T. Johnston and Donald G Bailey, “FPGA Implementation of a Single Pass Connected Components Algorithm,” Electronic Design, Test and Applications, pp. 228-231, 2008.
[18] R. Walczyk, A. Armitage, and T. D. Binnie, “Comparative Study on Connected Component Labeling Algorithms for Embedded Video Processing Systems,” IPCV’10, CSREA Press,vol. 2, 2010.