本論文在描述一交談式邏輯模擬器之設計與製作。數位邏輯模擬器之使用目的在於以
軟體模擬找出數位電路設計不當之處，而於電路被實現之前，加以修正改良，以縮短
其設計時間。
在我們發展的模擬器中，設計了一套特殊語言，它可以描述閘層次（gate level）及
機能層次（functional level）之電路，並提供巨集（MACRO）定義之能力。
一模擬器實現之前必得先選擇適當之模型，在本文中我們亦探討了關於選擇邏輯模擬
型的策略問題。
為有效地模擬大型電路網，我們提出動態分頁形式的資料結構、以事件監督（ event
dirceted）為觀念而具故障（fault）偵測之演算法及用來求值（evaluate ）之查表
（table lookup）法以求高的模擬效能。
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