積體電路設計之自動化，為目前潮流所趨。而在超大型積體電路(VLSI)中，組合邏輯
電路(Combinational Logic) 的設計時常較其它部分費時。只有少數的CAD 工具能達
到自動化地進行輯化簡並產生其目的電路。本文含蓋一邏輯化簡的演算法及一自動動
態CMOS電路產生系統。此系統以真值表做為輸入的格式，並自動產生其對應的電路。
為達到更好的化簡結果，本文提出一個能適應兩層(Two-level) 和多層(Multi-level
) 邏輯電路化簡的演算法，而最後產生的動態CMOS電子電路，是以NORA為我們的標的
電路。
本文並討論在建立系統和邏輯化簡時所遭遇的種種問題，如：多變數邏輯化簡問題，
動CMOS中之RACE問題等等，且介紹解決之道。
|