本論文主要研究目的在於發展一個由網列（net-list）所推動的電路元佈置編輯工具
。此編輯工具必須與接線圖編輯工具（schematic deitor）配合，接受由接線圖編輯
器所產生之網列，以產生電路元佈置圖來支援進一步的階層式晶片佈置（hierchical
chip lagout ）。
發展此電路元佈置編輯工具之主要動機是由於電路元件之佈置為超大型積體電路晶片
之基礎，電路元之面積及正確性均將嚴重影響整個晶片之成效。我們希望提供一個良
好的編輯工具以幫助節省電路元之面積並確保電路元電氣接續（electrical connect
ivity）之正確性。
我們採用符號編輯器（symbol editor ）及工具箱（tool box）來提昇本編輯工具的
使用彈性，並對於相關之佈置元件（symbol）及遮罩圖樣（mask pattern）提供閃亮
（highlighting）及提示（prompting ）等功能，同時對各網列之電氣接續性作一實
驗。除此之外，我們尚提供45度之畫圖功能，並對設計驗證亦提出了一套演算法則。
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