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研究生:袁允中
研究生(外文):YUAN, YUN-ZHONG
論文名稱:整合式超大型積體電路輸入及驗證系統
論文名稱(外文):Integrated entry and verification system for VLSI design
指導教授:龐台銘馮武雄馮武雄引用關係丁惠中
指導教授(外文):PANG, TAI-MINFENG, WU-XIONGYU, HUI-ZHONG
學位類別:碩士
校院名稱:國立臺灣大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1986
畢業學年度:74
語文別:中文
中文關鍵詞:整合超大型積體電路電路輸入驗證邏輯模擬器
外文關鍵詞:IMS
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本篇論文探討一個整合式超大型積體電路的輸入及驗證系統(Integrated entry and
Verification system for VLSI design )的設計,本系統整合了在硬體設計中輸入
及驗證的環境,同時提出了一個統合的描述模式,時基轉換安全翠網(Timed Interp
reted Safe Petri Net),來解決在混合層次(Mixed-level )的邏輯模擬所遭遇的
介面問題,在實際製作上,本系統包含了一結構化的硬體描述語言(SDL ),一混合
層次的邏輯模擬器(IMS )以及一交談式的指令處理器(ICP )。本系統是台灣大學
超大型積體電路設計輔助系統中有關功能驗證的一個重要基礎。

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