本篇論文探討一個整合式超大型積體電路的輸入及驗證系統(Integrated entry and Verification system for VLSI design )的設計,本系統整合了在硬體設計中輸入 及驗證的環境,同時提出了一個統合的描述模式,時基轉換安全翠網(Timed Interp reted Safe Petri Net),來解決在混合層次(Mixed-level )的邏輯模擬所遭遇的 介面問題,在實際製作上,本系統包含了一結構化的硬體描述語言(SDL ),一混合 層次的邏輯模擬器(IMS )以及一交談式的指令處理器(ICP )。本系統是台灣大學 超大型積體電路設計輔助系統中有關功能驗證的一個重要基礎。
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