(3.238.240.197) 您好!臺灣時間:2021/04/13 00:00
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果

詳目顯示:::

我願授權國圖
: 
twitterline
研究生:陳保川
研究生(外文):CHEN, BAO-CHUAN
論文名稱:可預設同步邏輯電路測試信號產生之研究
論文名稱(外文):Test generation for presettable synchronous sequential circuits
指導教授:王駿發李肇嚴
指導教授(外文):WANG, JUN-FALI, ZHAO-YAN
學位類別:碩士
校院名稱:國立成功大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1988
畢業學年度:76
語文別:中文
中文關鍵詞:同步邏輯電路電路測試信號序向電路
相關次數:
  • 被引用被引用:0
  • 點閱點閱:162
  • 評分評分:系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔
  • 下載下載:0
  • 收藏至我的研究室書目清單書目收藏:0
一、研究目的
長久以來,序向電路測試信號的產生被視為是一件困難的工作。一些可測試設計之技
巧,例如LSSD,已將其降為組合電路的問題。以掃描為基礎的設計,其代價為需要佔
有較大的晶片面積和較長的測試時間。然而,在某些狀況(如:面積成本和效率)的
考慮下,掃描設計(Scan Design) 將不適用。所以,對於不用掃描技巧所設計的序
向電路而言,一個效率良好的測試信號產生之演繹法將為吾人所迫切需要。
二、研究方法
1.障礙(fault) 選擇方法之改進:根據最短輸出距離之觀念,來選擇目標障礙(
Target fault),彌補以往用隨機法或可測性評估法所選擇目,標障礙之缺點。
2.組合電路演繹法之擴展:將組合電路中效率良好的波坦演繹法(PODEM) 加以擴
展及修改,使之能適用於序向電路測試信號的產生。
三、結果與檢討
1.障礙選擇單元:以「用最少單位時間便能傳出障礙訊號之觀念」為準則。再加上
以各障礙「最小輸出距離」參數之大小為依歸。吾人在每次目標障礙選擇時,可比較
每個障礙之狀態改善度,並檢查其是否具有X 途徑到輸出點,來選出在本時段中可用
最少單位時間便能傳出的目標障礙。如此對於測試信號的長度及測試信號產生所需的
時間將有大幅之改善。
2.測試信號產生單元:在數種組合電路測試信號產生演繹法中,選出效率不錯之波
坦演繹法,配合上前障礙選擇單元以構成本測試信號產生單元。此種組合可加速測試
信號的產生。其主要特性有下列幾點:(1)激發障礙之步驟有時可以省略,此亦可
加速測試信號的產生。(2)X 途徑之檢查須作修正。(3)信號之傳輸法則須加以
擴充。
3.障礙模擬單元:於測試信號產生單元產生出測試信號後,便由本單元來驗明此測
試信號所能偵測到之所有邏輯障礙,並計算累計之障礙函蓋率(fault coverage)。
本單元所採用的方法乃是利用組合電路中之推演式障礙模擬(deductive fault sim-
ulation) 技巧,加入一些序向電路中基本元素,如:D 型正反器和JK型正反器所得

4.由前三單元所合成之一套完整測試信號產生系統:本系統由前三單元排成環狀所
構成。目前所完成的部分只適用於單一時相之可預設同步邏輯電路中。它將可以很容
易地擴展成適用於非重疊之多時相同步邏輯電路中。
四、重要成果簡述
(a)障礙選擇單元之完成。
(b)測試信號產生單元之完成。
(c)障礙模擬單元之完成。
(d)由前三單元所合成之一套完整測試信號產生系統之完成。

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
系統版面圖檔 系統版面圖檔