一、研究背景
可規劃邏輯陣列（Programmable Logic Array）由於構造簡單及具有規則性，一直被
廣泛應用於超大型積體電路設計之中。但也因其空間使用率低，故需要各種不同（邏
輯層面，實際層面）之化減策略來減少其所佔的面積。而進一步更可將不同層面之策
略整合起來，以達到全面性化減的效果。
二、研究方法
我們採用三種策略，並加以整合：
１．邏輯化簡。
２．輸出線最佳相位選定。
３．實際佈局摺疊。
最後，再將佈局圖顯示於SUN 工作站上。
三、結果與檢討
１．在上述第一步中，我們改良一方法－－PALMINI 中之求補函數的方法，結果速度
增抉甚多。
２．在第二步中，我們也提出新的方法以解決此一問題，結果亦不錯。
四、重要成果簡述
１．提出改良之輸出線最佳相位選定方法．
２．改進之邏輯化簡方法之完成．
３．完成在SUN 工作站上之佈局顯示系統．
４．完成產生GDS－II 資料檔的程式．
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