本論文在探討機率性可測性計量模型在數位組合電路的計算方法及輔助產生測試圖樣
的應用。此種可測性計量模型是以電路中每條線出現０或１的信號機率為基礎，進一
步推導出每個故障的可控性（controllability） ，可察性（observability） 及可
測性（testability） 的數值。以上述方式在SUN３ 工作站上完成一個程式，用來計
算數位組合電路的可測性。此種程式在計算可控性時，考慮電路扇出再集中（reconv
ergent fanout） 的問題，以條件機率的方法矯正錯誤。本程式可以分析數位電路的
可測性，藉以估計產生測試圖樣的難易程度及以測試長度來估計故障涵蓋率（fault
coverage）。可測性分佈圖可以使電路設計者明瞭低可測性故障的數量，並可以修改
電路改善故障的可測性。一般隨機測試法中，每個測試圖樣出現的機率是相同的，若
以最佳化的方法調整每個電路輸入端信號分佈的情形，使得整個電路的可測性提高。
使用這種最佳化的輸入信號分佈，產生隨機測試的圖樣，可以提高故障涵蓋率，並且
可以針對一些難以測試的故障，產生適當的隨機測試圖樣，而達到輔助產生測試圖樣
的目的。
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