用CMOS製程所製造出的參考電壓源，往往因為製程上的變異因素，使得它的性能和精
確度根本無法和用BIPOLAR 所製造的相提並論。
在此論文中，詳細的討論了製程參數的變化對CMOS參考電壓源性能的影響，並針對最
關鍵的部份，討論其根本的產生原因，比較數種解決的方法，來減輕製程參數變化產
生的不良影響，並且利用高次項補償的原理，設計一完整的高次項補償參考電壓源電
路。由SPICE 模擬的結果，驗證了影響這電路性能的幾個重要因素，利用這樣的步驟
，將有助於在設計的階段，即可預知電路最終性能的大概情況，如果製程參數變化的
幅度能事先預知的話。
作者在本論文中，提出一簡單的方法，來計算製程參數變化的影響。由這一方法所引
用的干擾電壓的觀念，可具體而微的對電路性能有定性及定量上的了解。此方法導出
了從元件的層次如何來決定最終性能的關係式。從此關係式便可很容易的知道影響
CMOS參考電壓源的關鍵因素。由製程上的統計結果，便可以有效地評估製程的可行性
，或是針對性能的要求，選擇最適合的生產製程。
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