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臺灣博碩士論文加值系統

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研究生:曾繁華
研究生(外文):ZENGM FAN-HUA
論文名稱:超大型積體電路中重覆式陣列之測試
論文名稱(外文):Iterative array testing in VLSI
指導教授:賴飛羆賴飛羆引用關係
指導教授(外文):LAI, FEI-PI
學位類別:碩士
校院名稱:國立臺灣大學
系所名稱:資訊科學研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1989
畢業學年度:77
語文別:中文
論文頁數:52
中文關鍵詞:超大型積體電路重覆式陣列最小測試值集錯誤模式組合式電路常數可測
外文關鍵詞:VERY-LARGE-SCALC-INTEGRATIONITERATIVE-ARRAYMINIMAL-TEST-SETFAULT-MODELCOMBINATIONAL-INTEGRATIONC-TESTABLE
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研究動機:
超大型積體電路(VLSI)技術不斷突飛猛進,重覆式陣列(ITERATIVE ARRAT )之使
用愈顯魅力。此種陣列由於結構簡化而有許多優點,如設計、製成、及測試較容易。
它可滿足今日科學及工程快速運算的需求,實際的例子有加法器,算術邏輯單元、乘
法器、除法器,等等。這種使用重覆式陣列的趨勢將不斷發展下去。在設計與發展陣
列系統時,測試是非常重要的課題。如何以最小或接近最小測試值集(MINIMAL TEST
SET )來測試任意重覆式陣列是值得研究的。
研究內容與結果:
本文所討論的測試方法,皆植基於下述兩層次的錯誤式(FAULT MODEL )上,在基本
單元(CELL)的層次上來看,錯誤模式是假設一錯誤的單元可以任意改變它的行為,
只要仍為組合性(COMBINATIONAL )電路。在陣列的層次則有兩個錯誤模式:
(1)單一錯誤模式(SCFM):陣列只容許一個單元錯誤。
(2)多重錯誤模式(MCFM):陣列允許多個單元同時錯誤。
在上述上種錯誤模式下,我們利用重覆式陣列結構上的優點來產生測試值集:各種單
向一維,變向一維及兩維陣列的可測條件逐一被檢視。
本文也推導了組合性乘法陣列的最小測試值集,其個數為12個,這是經由分析此陣
列狀態圖與乘法器各輸入關聯性的關係導出來的。另外若已知一維陣列是常數可測(
C-TEST-ABLE )且具最小測試集T,數個一維陣列的常數可測條件亦被推導出來。這
些條件能確保二維陣列之最小測試值集的大小能被O(︱T︱)包住。
下述課題值得進一步研究:
(1)在多重錯誤模式下:找到一演算法能對線性可測陣列推導出最小測試集。
(2)尋找其它能包涵更大錯誤模式;並對此模式找出測試的方法。

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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