由於趨大型積體電路設計自動化, 持續進步提升, 因此減少電路組成元件所需占用的
面積, 不再是本國(Placement)與繞線(routing)的唯一目標。因為目前對於邏輯電路
的性能要求愈高, 所以提高電路執行速度(Performance) , 將成為新的目標。本篇論
文提出一個以執行速度為導向的配置演算法PDPA(Performance-Driven Placement Al
gorithm), 結合時序的分析(Timing Analysis)與實體設計(Physical Design), 在配
置時能使電路的執行速度較佳化, 同時亦不會降低電路的可繞線度(Wirability)。同
時由於事先考慮電路的時序(Tining)問題, 所以當完成實體設計再以驗證程式作時序
驗證時, 當可保證符合時序的時要求, 減少重覆修改再設計所需要的設計時間。
我們提出的演算法, 是根據時序分析所得到的時序限定(Timing Constraints)與各元
件(Cell)相互連接關係(Connectivty) , 將演算法分成兩大步驟:
1.配置先后順序的決定: 給予各個元件配置的先后順序。
2.實際位置的指定: 再依配置的先后順序、時序限定及連接關係, 安排每個元件的實
際位置。
完成上述兩項步驟后, 再以繞線系統完成全部的實體設計。