模擬是最常被用來做為驗證電路功能的方法。由於積體電路制造技術的長足進步，使
得積體電路驗證變成是一件相當複雜的工作，同時也顯示模擬器對於設計者的重要性
。
要設計像超大形積體電路這么複雜的IC，錯誤的設計是在所難免的。但由於一般的模
擬器提供功能太少，使得IC設計者必須花費很多時間在尋找錯誤。因而在本論文中，
吾人發展了一套具有多功能的交談式VHDL偵錯/ 模擬系統。本系統內除了一般偵錯器
所具備的功能外，如設定/ 去除中斷點、重新開始、執行至下一個VHDL的指令或中斷
點等，尚有1)任意執行點的後追蹤：在沒有設定任何折回點的情況下，模擬器可從目
前的模擬狀態回到使用者自定的最大後追蹤範圍內的任一執行點；2)修改電路描述的
原始碼；即經過本論文內另一個系統－VHDL編譯器後所產生的中間碼；3)修改模擬狀
態：當模擬器停留在中斷點時，允許使用者改變訊號及變數目前的值或未來的值；4)
顯示訊號/ 變數從開始到目前的所有值；5)適於閘層次設計的混合式模擬：混合式模
擬主要可以減少測試樣本的數目，進而縮短模擬時間。
IC設計者可以利用這些功能快速地找到發生錯誤的地方。其程序為：首先利用顯示訊
號/ 變數從開始到目前的所有值的功能看是否有錯誤發生，如果沒有則繼續執行，如
果有則可看出在那一個模擬時間開始發生錯誤，再利用後追蹤功能回到沒有錯誤的模
擬狀態。然後在每一個共時指令都設一中斷點，重覆剛才的步驟，逐步趨近錯誤的地
方，最後把錯誤找出來之後再利用修改中間碼及改變模擬狀態的功能，將錯誤的地方
改正並將模擬狀態恢復至正確的狀態。繼續執行下去，當再發現錯誤時再重覆前述之
步驟，則IC設計者可在一次模擬的時間內將全部的錯誤找出來，節省IC設計者許多時
間。