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臺灣博碩士論文加值系統

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研究生:王振泰
研究生(外文):Chen-Tai Wang
論文名稱:循序輸入隨機輸出緩衝器之設計
論文名稱(外文):The Design of a Serial Input Random Output Buffer
指導教授:侯廷偉侯廷偉引用關係
指導教授(外文):Mr. Ting-Wei Hou
學位類別:碩士
校院名稱:國立成功大學
系所名稱:工程科學系
學門:工程學門
學類:綜合工程學類
論文種類:學術論文
論文出版年:1993
畢業學年度:81
語文別:中文
中文關鍵詞:緩衝記憶體隨機讀取連續性配置法
外文關鍵詞:buffer memoryrandom readcontiguous allocation
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一計算系統在執行時包含了多種計算與通訊模式,這些操作模式將決定系
統的效能。而除了最基本的處理機對記憶體的存取計算之外,其它的操作
模式皆會牽涉到輸出入子系統的資料傳輸,因此除了計算單元的執行能力
外,輸出入子系統也必須有效支援操作模式,其中緩衝記憶體的設計是重
要的考量。一般系統常用單向雙埠的記憶體作為緩衝器,例如先進先出佇
列(FIFO)已被大量使用,而由於資料的傳輸行為及系統在處理上的需求,
例如通訊網路上對於接收封包的順序要求,此時如果採用循序輸出型態的
緩衝器,常要再透過記憶體對記憶體通訊或軟體的方式來執行運算,以解
決讀取時所遭遇到的問題。假使輸出入介面中的緩衝器如同一般的記憶體
允許隨機讀取資料,則不僅能解決循序讀取的問題,且能避免耗用系統主
記憶體的有限頻寬;但是若以一般的記憶體來實現,其輸出入頻寬將不符
合所求。本篇論文即探討循序輸入隨機輸出緩衝器的設計,它擁有類似先
進先出佇列結構簡單的優點,並且允許外界隨機讀取資料。基於單一晶片
實現的需求,緩衝器必須有效利用記憶空間,我們使用所謂的立即緊密空
間收集法,以有效管理內部的記憶單元。目前計劃將此緩衝器與網路尋徑
器配合,作為分散式記憶體多處理機系統中,通訊機構與處理機間的輸入
緩衝器。

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