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研究生:王鵬程
研究生(外文):Wang, Peng Cheng
論文名稱:加法器乘法器功率速度之分析與比較
論文名稱(外文):Analysis and Comparison of Adders and Multipliers for Low Power High Speed Design
指導教授:蕭勝夫
指導教授(外文):Hsiao, S. F.
學位類別:碩士
校院名稱:國立中山大學
系所名稱:資訊工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1996
畢業學年度:84
語文別:中文
論文頁數:79
中文關鍵詞:低耗電加法器乘法器互補式傳導電晶體邏輯雙傳導電晶體邏輯
外文關鍵詞:Low PoweraddermultiplierCPLDPL
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本文探討不同結構及不同電路、 邏輯型態的六十四位元加法器和 16*16
位元乘法器在速度、功率、 面積三方面之消長情形。在電路和邏輯型態
的分析方面以 CMOS Complementary Logic , CPL (
Complementary Pass-Transistor Logic ) , DPL ( Double Pass-
transistor Logic ) 為主 。 不同結構的乘法器包括 array
multiplier , Additive Multiply Modules multiplier ,
Wallace tree multiplier 。 不同種類的加法器包括 CRA ( carry
ripple adder), CLA ( carry lookahead adder ), CSA (carry
select adder)。藉由本文的分析,以提供IC設計工程師,在設計加法器
和乘法器時,選擇適當的結構及電路型態的一些方針 ,使得該設計能同
時滿足面積,速度,功率三方面的考慮。

In this thesis , speed , power , area comparison of
64-bits adders and 16*16 multipliers in both circuit
level and architecture level are presented. In circuit level
comparison,the recently proposed low-power high-speed circuit
techniques,such as complementary pass-transistor logic(CPL)
, and double pass-transistor logic (DPL), are compared with
traditional static and dynamic circuit design. In the
architecture level , several popular adder and
multiplier implementations are considered in order to find
the impact of different architecture design on power as
well as speed. The comparison result leads to useful
guidelines from which one can choose proper circuit and
architecture to meet the speed , power and area requirement.

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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