在本論文中，我發表了一個低功率高速直接式數位頻率合成器晶片。我們提出了一個
有效的唯讀記憶體(ROM)壓縮方法，使得唯讀記憶體的大小只有 1664位元，而所達成
的壓縮比是236。我們並且證明若使用32X34粗的 (coarse)與8x8細的(fine)唯讀記憶
體組態，壓縮比最高可達264。為了有效地達到低功率，操作電壓設在2v。我們提出了
一個平行架構(parallel architecture)，使得100 MHZd 的速度得以在低電壓下達成
。我們也設計了一個高速32位元4段管線(4-level pipelined)累加累，其中的 8位元
單元使我提出的合併式進位選取及條件和加法器(combined carry-select and
conditional-sum adder)。我們晶片的特色是：12位元二補數(2's-complement)或二
進位補償(2's-complement)或二進補償(offset-binary)正交(quadrature0)正弦及餘
弦輸出、32位元輸入率控制字(frequency control word)、捨去至14元的相位，超過
80分貝(dB)的頻譜純度、100 MHz操作在2v的速度、以及模擬到的 32mW功率消耗，以
比以前任何一個設計的功率還少。另外，我改進了一個2v轉3.3v的山推動級，使得晶
片的對外通訊更方便。
論文中也介紹了低功率數立電路設計，並且完成了一些實驗。我們發現，傳統的互補
金氧半導體全加器(conventional CMOS full adder)具有最好的表現，尤其在低電壓
時。此外，晶片的測試結果也收錄在論文中，經由 IMS測試儀器的檢驗，證明我們晶
片的功能百分之百正確。
總之，藉由以下的低功率設計方法，我們示範了一個低功率直接式釋位頻率合成器晶
片；低電壓操作，平行架構，使用靜態傳統的互補金氧半導體邏輯閘(Static
conventional CMOS gates)及傳統的互補金氧半導全體全加器、採用純向時脈技術(
true single phase colocking scheme)這些方法可以擴充到其他的設計中，使得考
慮功率消彰勵設計者獲益。
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