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臺灣博碩士論文加值系統

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研究生:張作民
研究生(外文):Chang, Tso-Ming
論文名稱:在SYNOPSYS環境下Verilog高階硬體描述語言之設計及FPGA之應用
論文名稱(外文):SYNOPSYS Based Verilog HDL Design and FPGA Application
指導教授:江正雄江正雄引用關係
指導教授(外文):Jen-Shiun Chiang
學位類別:碩士
校院名稱:淡江大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1996
畢業學年度:84
語文別:中文
論文頁數:95
外文關鍵詞:Verilog HDLSynopsysFPGAVerilog HDLSynopsysFPGA
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高階合成設計和現場可程式化閘陣列(Field Programmable Gate
Arrays, FPGA)是被廣泛的應用在設計數位電路上,硬體工程師只要撰寫
Verilog 高階硬體描述語言(Hardware Description Language,HDL)在
應用高階合成工具把程式轉換編譯成為最佳的電路就可以設計硬體系統。
Verilog HDL 提供所有描述硬體之功能的替代語法;然而,不是所有
Verilog HDL 的程式結構及語法都能被高階合成設計工具所接受。我們發
現當一個硬體工程師想要去應用 Verilog HDL 及高階合成工具如
SYNOPSYS 來設計數位系統時,很不幸的幾乎沒有任何資料可以在這方面
提供幫助。所以在這篇論文我們提出幾種方法去解決關於 Verilog HDL
在 SYNOPSYS 環境中的程式設計問題及語法的正確使用問題。
此外,SYNOPSYS 不光只是為了高階合程設計,同時也可用於將 Verilog
HDL 轉換成FPGA 能接受的檔案並將之於燒錄於 FPGA 的晶片中。而 FPGA
相對 於傳統的積體電路設計提供了縮短設計時間以搶得市場先機及減少
了設計失敗而導致時間 和金錢大量損失的風險。在此論文中我們介紹了
不同的 FPGA,及比較了不同的 Verilog 語法合成為 FPGA 電路的表現
。在我們實驗室的高階合成設計環境中,Altera 被當做實現以 FPGA 方
法的晶片。我們將做一個以 RS-232C 為應用的實驗,以 Verilog HDL 配
合 SYNOPSYS 並用ALtera MAX7000 系列的晶片來實現,而這個實驗將會
是證明是可行的並能加以應用。



High-level synthesis and Field Programmable Gate Array ( FPGA
) are widelyused to design digital circuts. Hardware designers
can design their hardwaresystem by Verilog HDL programs, and
then apply the high-level synthesis tools to find the optimized
schematic. The Verilog HDL provides all the syntax to
represent the functional level of the hardware . However, not
all the Verilog HDL instructions can be accepted by the high-
level synthesis tools. An engineer that wants to design the
digital system by the Verilog HDL and synthesis tools, such as
SYNOPSYS, for example. Unfortunately there is very little
information available currently in this area. In this thesis, we
give several solutions to the Verilog HDL design, simulation,
and describe the syntax that can be accepted by the synthesis
tools -- SYNOPSYS. SYNOPSYS is not only for the high-level
synthesis, but also for compiling the Verilog HDL to FPGAs. FPGA
offers tremendous time-to-market and risk reduction advantages
over masked ASIC, so hardware designers can insure that the chip
works to save a lot of design cost and time. In this thesis, we
introduce severals FPGAs and compare the performance of
different Verilog HDL syntaxs synthesized with Altera MAX7000
cell library. For the design environment of our lab we use
Altera to implement the FPGA solution. A RS-232C is designed by
the Verilog HDL, and it is compiled by SYNOPSYS and implemented
to an Altera flex7000 chip. The design and implementation is
proved to be correct.



QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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