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研究生:陳慶杰
論文名稱:高速雙錯誤更正二元BCH解碼器VLSI製作
論文名稱(外文):VLSI Implementation of High-Speed Double-Error Correcting Binary BCH decoder
指導教授:魏學文魏學文引用關係
學位類別:碩士
校院名稱:中華大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1997
畢業學年度:85
語文別:中文
論文頁數:77
外文關鍵詞:BCH解碼器VLSI
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本論文主要在設計與製作一個雙錯誤更正 (511, 493) 二元 BCH 碼的解碼器,為了達到高速率的解碼,我們採用了 modified step-by-step解法。因為此種解碼演算法不用計算出 error location polynomial 及找出 error location,電路的設計可避免了反元素的計算,所以在硬體的製作上較 standard algebraic 方法簡單。在解碼器的架構方面,我們採用了所謂的 pipeline module 架構,各 module 所產生的輸出結果,可成為下一個 module 的資料輸入。其中 module 包含了 syndrome module ,comparison module,correct module,並藉由模擬程式的演算,可以得到相互之間的輸出結果。在硬體上的設計,可使用脈動式電路,因此,速率便可提昇。我們採用循序漸進的方式來逐步完成,首先,利用模擬程式來驗證演算法 (Algorithm),當演算法無誤後,按著設計整體架構,並利用晶片製作軟體來作架構的模擬,以驗證結構(Architecture),最後無誤後才著手製作佈線 (Layout)。

A real-time high-speed double-error-correcting binary BC decoder is implemented in the thesis. The modified step-by-step method was adopted in the design for avoiding the task of finding error location polynomial and inverse operations. The presented decoder consists of syndrome module, comparison module, and corrector module. To obtain a high-speed decoding speed, linear systolic architecture combined with systolic circuits employed. In addition, software simulation with C-language and hardware simulation with Verilog-XL are used to check each other. Based on the simulations and proposed architecture, a cellhused chip of the decoder is then implemented.

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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