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現代的無線通訊系統通常操作在非常高的頻率，例如數百百萬賀茲以上。
如果要將如此高頻的時脈信號直接輸入晶片內部，並不是非常容易即可達
成，可能遇到的問題包括外部電路板無法支援如此高頻的信號，而且晶片
的輸出入部分可能也無法達到這麼快的速度。因此我們就需要一個晶片上
的頻率產生器，來提供晶片內部的時脈信號。本論文的目的就是設計這樣
一個電路，希望能產生一個一百百萬賀茲(100MHz)的時脈信號，這樣的速
度並不是非常快，主要是因為配合我們以前設計的一個低功率調變器的速
度，而且較慢的速度設計起來也比較容易。頻率合成器有幾種不同的作法
，我們採用的是鎖相迴路(Phase-Locked Loop)架構。首先我們探討一下
鎖相迴路的基本原理，以及每個組成元件的功能及電路，並用Hspice來驗
證。各個元件驗證無誤後組合成為整個系統，我們同時完成了整個電路的
佈局圖(layout)，萃取電路參數後進行模擬來分析它的性能。在設計的過
程中我們發展了三個版本，分別是二階，三階，及三階可適應性控制的鎖
相迴路(second-order, third-order, and third-order adaptively-
controlled PLL)。經過模擬的結果我們發現三階可適應性控制的鎖相迴
路效能最好。完成這個頻率合成器後，我們可將它用於任何需要有晶片內
部獨立時脈的應用，例如現代微處理機(microprocessor, 例如 Intel
Pentium)或通訊系統的發射端，其內部時脈可由我們控制，而且可與外部
時脈不同。由於採用鎖相迴路的設計，只要經過一些小小的修改即可使用
在通訊系統的接收端，作為時脈/資料回復之用(clock/data recovery)，
因此用途可謂廣泛。
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