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臺灣博碩士論文加值系統

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研究生:葉鴻霖
論文名稱:低功率設計之技術分解
論文名稱(外文):Technology Decomposition for Low Power Design
指導教授:王國華王國華引用關係
學位類別:碩士
校院名稱:輔仁大學
系所名稱:資訊工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1998
畢業學年度:86
語文別:中文
論文頁數:63
中文關鍵詞:低功率技術分解
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  在過去幾年裡,內部隨意集合(Implicit Don't Cares, IDC's)曾經被使用來做布林網路(Boolean Networks)之面積與延遲的最佳化。在這篇論文中,我們首先研究技術分解時內部隨意集合如何被利用來降低電路的功率消耗。此外,我們還研究了如何去最小化一個被分解電路的延遲。然後,我們提出了一個針對面積/延遲/功率最小化的技術分解演算法。實驗結果顯示,我們的演算法可以使得分解後的電路在面積,延遲和功率消耗上分獲得20.09%, 13.16%,以及24.72%的改進。


  In the past few years, Implicit Don't Cares (IDC's) had ever been used to minimize the area and delay of Boolean networks. In this thesis, we first study how the IDC'S can be exploited to reduce the power dissipation of circuits for technology decomposition. Besides, we also study how to minimize the delay of decomposed circuits. Then we propose an area/delay/power minimization algorithm for technology decomposition. The experimental results show that our algorithm can improve the decomposed circuits in area, delay and power dissipation by 20.09%, 13.16%, and 24.72% in average, respectively.

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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