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臺灣博碩士論文加值系統

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研究生:何昆明
研究生(外文):Ho, Kunming
論文名稱:以現場可程式化閘陣列為基礎之高效能乘法模組產生器
論文名稱(外文):Module Generation of High Performance FPGA-Based Multipliers
指導教授:吳中浩
指導教授(外文):Chung-Hao Wu
學位類別:碩士
校院名稱:國立清華大學
系所名稱:資訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:1998
畢業學年度:86
語文別:中文
論文頁數:37
中文關鍵詞:模組乘法器
外文關鍵詞:Module generatorMultiplier
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在這篇論文,我們提出了一個以現場可程式化閘陣列為基礎之高效能乘法
模組產生器MGfpga。MGfpga 能夠產生任意位元寬度及任意管線化級數的
陣列乘法器。MGfpga 產生的乘法器模組在佈局階段考慮了路徑延遲、可
繞性及形狀限制條件,所以它可產生不同形狀的高速乘法器模組。實驗結
果顯示我們的乘法模組產生器比使用傳統模組產生方法平均快了20%-48%
。因為在製造時間及成本上的優勢使得現場可程式化閘陣列(FPGA)變成一
種流行的電路設計元件。越來越多的設計會使用現場可程式化閘陣列為其
元件,也有越來越多的研究專注於這個元件。提供巨集元件庫可以增進生
產量及設計的品質。第三章將探討研究動機和設計流程。我們是因為乘法
器被廣泛使用,所以我們就研究去做一個高效能的乘法模組產生器。設計
流程可分為四個步驟:1.暫存器轉換階層(RTL)的產生器。2.以結構為基
礎的技術映成。3.以效能為導向的佈局。4.繞線。第四章說明高效能乘法
模組產生器的詳細實作方法和演算法。我們介紹陣列乘法器的結構及其特
性,接著我們說明了如何產生Verilog 的程式、如何做技術映成和佈局的
方法。我們將乘法模組產生器在 SUN 的 Sparc 10 上使用了 C 語言實作
出來,我們的乘法模組產生器是針對 Xilinx 的 3000 系列的晶片。在第
五章中,我們列出了我們的實驗結果,包括了三種不同形狀(1:1, 2:1, L
形狀)乘法器的結果。實驗結果顯示我們提出的方法確實可以改善乘法器
模組的效能,我們接下來可依據本論文所提出的方法來針對其它大型的元
件如浮點乘法器來做改進。

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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