臺灣博碩士論文加值系統

隨著積體電路設計越來越複雜，一個晶片設計通常會被分為好幾個模組以
簡化設計時間 和複雜度，這樣我們就需要一個可以在設計前期時就有效
分配時序的演算法，以便達到 節省晶片面積和縮短設計所需時間的目的
。在這篇論文中，我們提出了一個在超大型積 體電路設計前期時，在暫
存器傳輸階層（RTL level）上的時序分配策略。在此論文中 ，第一章
我們簡介了目前積體電路設計的流程；第二章我們討論了過去相關的研究
； 第三章我們對這個問題做了定義；第四章我們提出了我們的設計流
程；第五章我們將 這個問題導向到解 slack 的問題上，同時提出了三
個演算法：第一個是以拉格朗日 方法(Lagrange-Multipliers)為基礎
的演算法，由此章的推導可以知道，如果我們 可以找到每個子模組
正確的面積-時間曲線，套入拉格朗日方法便可得到真正的最佳 解；
第二個是以平分slack為基礎的演算法，如果每個子模組的面積-時間曲線
相似， 套用此演算法通常可以得到很好的結果；第三個是考量面積和
時間曲線下時的演算 法，此演算法可以根據個別子模組的面積-時間
曲線去調整時序分配。我們提出了一 個整合我們所提出的演算法和邏
輯階層和實體階層的設計流程。第六章是我們的實驗 步驟和結果；第
七章是結論和未來的方向。由實驗的結果可以發現我們的方法可以有
效率的解決在暫存器傳輸階級上的時序分配問題。

In this paper, we present an RTL time-budgeting method for early
design planning. We formulate the RTL time-budgeting method into
a slack distribution problem. We present three algorithms,
namely the Lagrange-Multipliers-based algorithm, the
balanced slack distribution algorithm, and the AT-based slack
distribution algorithm. We propose an
integrated RTL/logic-synthesis and physical-synthesis
design flow to exploit the RTL time-budgeting problem.
Experimental results have demonstrated that our proposed
algorithms can effectively provide timing budgets at
RTL.