臺灣博碩士論文加值系統

摘要:
在這篇論文裡面，我們提出一個具延遲處理器及信號點對應器的渦輪碼。它是由傳統碼率為三分之一的渦輪碼串接一個剃除器，一個延遲處理器及一個信號點對應器，根據這個信號點對應器的型式，我們建構了二元碼及調變碼。藉由仔細設計延遲處理器及信號點對應器，所提出的架構有較大的自由距離。此碼的解碼可藉由原渦輪碼的解碼器加上一些已解碼過的訊息來完成。由模擬結果顯示，我們所提出的碼具有不錯的性能。對二元碼，我們的碼比傳統的渦輪碼在中到長的解碼延遲和高訊雜比條件下，我們的碼比傳統的渦輪碼效能還要好。對調變碼，我們的碼在低解碼複雜度下也有不錯的性能。
第一章
緒論
渦輪碼(Turbo code)是由兩個遞迴性系統式迴旋碼(recursive systematic convolutional code)編碼器夾著一個錯開器(interleaver)並聯而成，用所謂重覆性解碼(iterative decoding)的技巧來解碼。此碼的特性是錯誤係數(error coefficient)很低，自由距離(free distance)不大。我們可以增加其成份碼狀態數(state number)來加大其自由距離來改善其在高訊雜比(SNR)的表現，可是這樣會增加解碼複雜度。我們也可以增加錯開器的長度來降低其錯誤係數來改善其在高訊雜比的表現，可是這樣會增加解碼延遲(decoding delay)。在另一方面，Hellstern提出一種具延遲處理器(delay processor)及信號點對應器(signal mapper)的碼，此碼的特性是錯誤係數很大，自由距離也很大。在本論文中，我們利用Hellstern架構的概念去設計一種新的渦輪碼來改善渦輪碼在高訊雜比的表現而不需要增加其成份碼狀態數或是增加錯開器的長度。本論文架構如下：第二章為對渦輪碼的回顧。第三章為對Hellstern架構的回顧。在第四章中，我們提出具有延遲處理器及信號點對應器的渦輪碼。模擬結果及效能分析在第五章描述。第六章為結論。
第二章
渦輪碼之回顧
在本章裡，我們將回顧渦輪碼的基本架構,解碼方法和其在加成性白色高斯雜訊(AWGN)的位元錯誤率(BER)。典型的渦輪碼是由兩個遞迴性系統式迴旋碼編碼器夾著一個錯開器並聯而成。為什麼使用遞迴性系統式迴旋碼而不使用非遞迴性迴旋碼(nonrecursive convolutional code)和錯開器的功能將於第一節說明。我們將於第二節回顧渦輪碼在加成性白色高斯雜訊的位元錯誤率(BER)。渦輪碼的解碼器是由兩個軟式輸入/軟式輸出解碼器(soft in/soft out decoder)中間夾著錯開器所構成。軟式輸入/軟式輸出解碼器是用來解成份碼。我們可使用以BCJR演算法為基礎的演算法或者軟式輸入/軟式輸出菲特烈演算法(SOVA)為基礎的演算法來做為軟式輸入/軟式輸出解碼器。我們將於第三節回顧這些題材並比較這些演算法的優劣點。更進一步，渦輪碼使用重覆性解碼的技巧來解碼，使得原本非常複雜而常長的碼變得只需要解其成份碼，並且在解碼的過程中確保沒有訊息的流失。我們將於第三節回顧這些題材。
第三章
具有延遲處理器及信號點對應器的籬柵碼之回顧
在本章中，我們回顧Hellstern提出具有延遲處理器及信號點對應器的籬柵碼(trellis code)。其編碼係使用一個二元碼(binary code)，串接一個延遲處理器和一個信號點對應器所構成。延遲處理器係將輸入的位元，按照不同的層次給予不同的延遲長度，以便將輸入的位元分散至不同的編碼時間，其效果是增加該編碼系統的限制長度(constraint length)。在這種編碼架構的設計中，較上層的位元會具有較長的延遲時間，而較下層的位元則具有較短的延遲。藉由仔細設計延遲處理器和信號點對應器，我們可以得到大的自由距離。此碼的解碼可藉由原二元碼的菲特烈(Viterbi)解碼器加上一些已解碼過的訊息來完成。本章共分為三節。第一節討論集合分割(set partitioning)；第二節討論具有延遲處理器的籬柵碼的編碼器；第三節描述其解碼演算法。
第四章
一種具有延遲處理器及信號點對應器的渦輪碼
在本章中，我們提出具有延遲處理器及信號點對應器的渦輪碼，其編碼係使用一個適當碼率的渦輪碼，串接一個延遲處理器和一個信號點對應器所構成。藉由仔細設計延遲處理器和信號點對應器，我們可以得到大的自由距離。此碼的解碼可藉由原渦輪碼的解碼器和一些已解碼的訊息來完成。在第一節中我們討論編碼器的設計,我們提出四種不同架構，各具不同碼率(code rate)。架構一為碼率三分之一的渦輪碼串接三層的延遲處理器和一個二元(binary)信號點對應器，這樣構成碼率三分之一的二元碼，其解碼延遲為3N (N為錯開器的長度) 信息位元(message bit)；架構二為碼率二分之一的渦輪碼串接二層的延遲處理器和一個二元信號點對應器，這樣構成碼率二分之一的二元碼，其解碼延遲為2N信息位元；架構三為碼率三分之二的渦輪碼串接三層的延遲處理器和一個8PSK具有如[21]的對應，這樣構成碼率為二個位元的調變碼，其解碼延遲為3N信息位元；架構四為碼率三分之二的渦輪碼串接三層的延遲處理器和一個8PSK具有如[27]的對應，這樣構成碼率為二個位元的調變碼，其解碼延遲為3N信息位元。在第二節中我們討論此碼的解碼。我們可以使用軟式輸入/軟式輸出菲特烈演算法(SOVA)為基礎的演算法加上一些已解碼過的硬的(hard)訊息或者以BCJR演算法為基礎的演算法加上一些已解碼過的軟的(soft)訊息來解碼。
第五章
模擬結果及效能分析
在本章中，我們用前章所提出的次佳的解碼演算法對所提出的碼解碼。我們所用的成份碼為具有四個狀態的遞迴式系統性二元迴旋碼。所用的錯開器為隨機(pseudo random)錯開器。在第一節中，我們列出以軟式輸入/軟式輸出菲特烈演算法(SOVA)為基礎的演算法的模擬結果。在第二節中，我們列出以BCJR演算法為基礎的演算法的模擬結果。在第三節中，我們對所提出的二元碼做效能分析。對於架構一和二在中到長的解碼延遲和高訊雜比條件下，我們的的碼比傳統的渦輪碼效能還要好。舉例言之，用BCJR演算法為基礎的演算法及在解碼延遲為2048訊息位元的情形下，架構二有較傳統的碼率為二分之一的渦輪碼有額外1.3dB的編碼增益(coding gain)。對於架構三和四，我們的碼在低解碼複雜度下就有不錯的性能。我們對所提出的二元碼做效能分析發現在較高訊雜比下，我們的二元碼較傳統渦輪碼優越的原因是我們的碼具有較大的自由距離；在較低訊雜比下，我們的二元碼較傳統渦輪碼差的原因是我們的碼具有較大的錯誤係數。
第六章
結論
在本論文中，我們提出一個具延遲處理器和信號點對應器的渦輪碼。我們提出二元碼和調變碼。對二元碼，在中到長的解碼延遲和高訊雜比條件下，我們的的碼比傳統的渦輪碼效能還要好。對調變碼，我們的碼在低解碼複雜度下就有不錯的性能。

In this thesis, we propose a coding scheme which is constructed by serially concatenating a puncturer, a delay processor and a signal mapper to a conventional Turbo code with rate 1/3. According to the type of the signal mapper, we can construct binary codes or
modulation codes. The coding scheme can achieve large free distances by designing the delay processor and the signal mapper carefully. The proposed coding scheme can be suboptimally decoded by using the decoder of the Turbo code with some feedback information. Simulation results show that the proposed coding scheme has some attractive performances. For binary codes, at the same decoding complexity, the proposed codes outperform conventional Turbo codes at moderate-to-high signal-to-noise ratios for medium-to-long decoding delays. For modulation codes, some attractive performances are obtained with low decoding complexities.

1 Introduction ..............................................................................................................................1
2 Reviews on Turbo Codes .........................................................................................................5
3 Reviews on Trellis Coding Using a Delay processor and a Signal Mapper .............................18
4 A New Turbo Coding Scheme Using a Delay Processor and a Signal Mapper .......................25
5 Simulation Results and Performance Analysis .........................................................................31
6 Conclusions ...............................................................................................................................73

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