臺灣博碩士論文加值系統

鎖相迴路的訊號都是相位訊號 (phase signal)，所以很容易受到相位雜訊 (phase noise) 的影響。鎖相迴路的組成電路，例如相位頻率偵測器、電荷充放電路、低通濾波器、電壓控制振盪器和除頻器都會產生雜訊。在鎖相迴路中，電壓控制振盪器所引起的雜訊比其他部分所引起的雜訊更具影響。本文分成五部份討論鎖相迴路雜訊的影響：電壓控制振盪器的熱雜訊 (thermal noise)、雜訊從電壓控制振盪器的電源端進入、雜訊從電壓控制振盪器的輸入端進入、鎖相迴路輸入端受相位雜訊的影響和鎖相迴路之電壓控制振盪器受相位雜訊的影響。
為了研究各種雜訊的影響，我們設計一個鎖相迴路電路。本文所使用的鎖相迴路是使用國科會晶片設計中心所提供0.6um SPTM CMOS的製程技術下線生產，電源電壓為5V，最大消耗功率為27mW，晶片面積約420*330um2.

Since the phase-locked loop operates on the phase of signals, they are susceptible to phase noise. All the phase-locked loop components, including the phase/frequency detector, the low-pass filter, the voltage-controlled oscillator, and the frequency divider may contribute noise. In the phase-locked loop, the phase noise of the voltage-controlled oscillator is much more significant than that of other phase-locked loop components. This paper, we studied the noise of phase-locked loop from five different aspects: the thermal noise of the voltage-controlled oscillator, the source of the voltage-controlled oscillator contaminated with noise, the input of the voltage-controlled oscillator contaminated with noise, the input of the phase-locked loop influenced by noise, and the voltage-controlled oscillator of the phase-locked loop influenced by noise.
We design a phase-locked loop to study the influence of noise. The chip is fabricated in a 0.6um single-poly triple-metal CMOS technology. The chip is operated by a 5V power supply, power dissipation is 27mW. The size of the chip is 420*330um2.

目 錄
中文摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表索引 vi
圖索引 vii
第一章 緒論 ………………………………………………...1
1.1 研究動機 …………………………………………..1
1.2 大綱 ………………………………………………..2
第二章 鎖相迴路電路 ……………………………………...3
2.1 系統簡介 …………………………………………..3
2.2 相位頻率偵測器 …………………………………..4
2.3 電荷充放電路及低通濾波器 …………………….9
2.3.1 電荷充放電路 ………………………….…9
2.3.2 低通濾波器 ………………………………11
2.4 電壓控制振盪器 …………………………………16
2.5 除頻器 ……………………………………………19
2.6 電路佈局圖 ………………………………………21
第三章 電路測試結果 …………………………………….22
3.1 相位頻率偵測器之測試 …………………………22
3.2 電壓控制震盪器之測試 …………………………26
3.3 除頻器之測試 ……………………………………28
3.4 鎖相迴路電路之測試 ……………………………29
3.5 晶片佈局圖 ………………………………………32
第四章 雜訊的影響 ……………………………………….33
4.1 概述 ………………………………………………33
4.2 電壓控制震盪器系統的熱雜訊 …………….……34
4.3 雜訊從電壓控制振盪器的電源端進入 …….……38
4.4 雜訊從電壓控制振盪器的輸入端進入 …….……41
4.5 鎖相迴路輸入端受相位雜訊的影響 ……….……45
4.6 鎖相迴路之電壓控制振盪器受相位雜訊的影響 47
第五章 雜訊的測量結果 …………………………….……49
5.1 概述 ………………………………………….……49
5.2 雜訊進入電壓控制振盪器電源端之量測 ………50
5.3 雜訊進入電壓控制振盪器輸入端之量測 ………52
5.4 鎖相迴路輸入端受相位雜訊之量測 ……………55
第六章 結論 ……………………………………………….58
參考資料 …………………………………………………….59
表索引
表3.1 鎖相迴路測試結果 …………………………………31
表5.1 電壓控制振盪器輸出端抖動量 ……………………51
表5.2 電壓控制振盪器輸出端抖動量 ……………………53
圖索引
圖1.1 數位系統的clock skew現象 ……………………….1
圖2.1 鎖相迴路方塊圖 ………….…………………………3
圖2.2 傳統的相位頻率偵測器架構. ………………………4
圖2.3 相位頻率偵測器狀態圖 …….………………………5
圖2.4 A比B快之相位頻率偵測器波形 ……………….5
圖2.5 A比B慢之相位頻率偵測器波形 ……………….6
圖2.6 A等於B之相位頻率偵測器波形 ……………….6
圖2.7 相位頻率偵測器和電荷充放電路 …………………7
圖2.8 相位頻率偵測器的dead zone現象 ……………..8
圖2.9 電荷充放電路的架構 ………………………………9
圖2.10 電荷充放電路 ……………………………………..10
圖2.11 鎖相迴路線性模型 ………….…………………..11
圖2.12 電荷充放電路充電之模擬結果 …………………..14
圖2.13 電荷充放電路放電之模擬結果 …………………..15
圖2.14 環狀震盪器之架構 ………………………………..16
圖2.15 電容調變方式 ……………………………………..16
圖2.16 壓控主動負載調變方式 …………………………..16
圖2.17 電壓控制振震盪器電路 …………………………..17
圖2.18 VCO控制電壓對輸出頻率之特性 …….……….18
圖2.19 除2電路 ………………………………………..19
圖2.20 除2除頻器之模擬結果 ………………………..20
圖2.21 鎖相迴路電路佈局圖 …………………………..21
圖3.1 相位頻率偵測器測試電路 ……………………….22
圖3.2 A等於B之輸出結果 ……….……………………...23
圖3.3 A比B慢之輸出結果 ……….….…………………..24
圖3.4 A比B快之輸出結果 ……….…….………………..25
圖3.5 電壓控制震盪器測試電路 ………………………..26
圖3.6 電壓控制震盪器之輸出結果 ……………………..26
圖3.7 控制電壓於輸出頻率之關係圖 …………………..27
圖3.8 除頻器測試電路 …………………………………..28
圖3.9 除頻器之輸出 ……………………………………..28
圖3.10 鎖相迴路測試電路 ………………………………..29
圖3.11 鎖相迴路之輸出 …………………………………..29
圖3.12 鎖相迴路之控制電壓波形(上升時間600s) ….….30
圖3.13 鎖相迴路輸出端波形之抖動量 …………………..31
圖3.14 晶片佈局圖 ………………………………………..32
圖4.1 線性化之電壓控制震盪器系統 …………………..34
圖4.2 電壓控制震盪器的雜訊之輸出功率頻譜 ………..35
圖4.3 電壓控制震盪器之線性模型 ……………………..36
圖4.4 雜訊進入電壓控制振盪器的電源端 ……………..38
圖4.5 電壓控制振盪器電源端加入頻率100MHz振幅600
mV之雜訊的輸出 ………………………………...39
圖4.6 電壓控制振盪器電源端加入頻率 20MHz 振幅600
mV之雜訊的輸出 ………………………………...40
圖4.7 雜訊進入電壓控制振盪器的輸入端 ……………..41
圖4.8 頻譜關係圖 ………………………………………..42
圖4.9 電壓控制振盪器輸入端加入頻率500MHz振幅200
mV之雜訊的輸出 ………………………………..43
圖4.10 電壓控制振盪器輸入端加入頻率 20MHz 振幅200
mV之雜訊的輸出 ………………………………..44
圖4.11 輸入端相位雜訊進入鎖相迴路之模型 …………..45
圖4.12 logH(s)對之曲線 ……..……….………………45
圖4.13 鎖相迴路頻寬較大之控制電壓波形 ……………..46
圖4.14 鎖相迴路頻寬較小之控制電壓波形 ……………..46
圖4.15 電壓控制振盪器雜訊入鎖相迴路之模型 ………..47
圖4.16 logH(s)對之曲線 ………..….………………..47
圖5.1 未加雜訊之電壓控制振盪器之抖動 ……………..49
圖5.2 雜訊進入電壓控制振盪器電源端之測試電路 …..50
圖5.3 電壓控制振盪器電源端加入頻率400MHz振幅625mV
之弦波的波形 …………..……………………..54
圖5.4 電壓源雜訊頻率和抖動的關係圖 …………..……51
圖5.5 雜訊進入電壓控制振盪器輸入端之測試電路 …..52
圖5.6 電壓控制振盪器輸入端加入頻率400MHz振幅200mV
之弦波的波形 ………………………..…………..52
圖5.7 輸入端雜訊頻率和抖動的關係圖 ………………..53
圖5.8 鎖相迴路輸入端受相位雜訊之測試圖 …………..55
圖5.9 鎖相迴路頻寬0.93MHz之控制電壓波形(上升時間
1.8ms) ……………………………………………...56
圖5.10 鎖相迴路頻寬0.76MHz之控制電壓波形(上升時間
3.1ms) ……………………………………………...56
圖5.11 鎖相迴路頻寬79.1KHz之控制電壓波形(上升時間
14.5ms) …………………………………………….57

[1] Behzad Razavi, “Design of Monolithic Phase-Locked
Loops and Clock Recovery Circuits─A Tutorial”
[2] Vincent von Kaenel, Daniel Aebischer, Christian Piguet,
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[6] Behzad Razavi, “A Study of Phase Noise in CMOS
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[8] Roland E. Best, Phase-Locked Loops : theory, design, and
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