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研究生:李建瑩
研究生(外文):Chien-Ying Li
論文名稱:以頻率為基礎的多層神經網路之超大型積體電路實現
論文名稱(外文):VLSI Realization of Frequency-Based Multilayer Neural Networks
指導教授:曾憲輝曾憲輝引用關係
指導教授(外文):Hsien-Hui Tseng
學位類別:碩士
校院名稱:逢甲大學
系所名稱:自動控制工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2001
畢業學年度:89
語文別:中文
論文頁數:54
中文關鍵詞:倒傳遞CPLDVHDLVLSI頻率調整多層神經網路脈波模式運算
外文關鍵詞:BackpropagationCPLDVHDLVLSIfrequency modulationmultilayer neural networkpulse mode operation
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本論文中,我們提出了以頻率為基礎的多層神經網路之超大型積體電路實現。在此架構中運用脈波串列架構將信號層藉由頻率的方式來表示,乘法器則利用頻率轉換器來取代。同時我們提出一個改良型表決電路,來當作非線性加法器,用來實現非線性轉換函數,同時可藉由調整改良型表決電路內部移位暫存器的數目來改變非線性轉換函數的特性,其優點是比H. Hikawa所提出的表決電路節省更多電路面積。
本論文已完成所有網路的電路設計,並且燒錄於CPLD中完成硬體電路的測試及驗證,其工作頻率可達40MHZ。測試結果顯示出改良型表決電路能夠使神經元具有良好的非線性轉換函數表現。同時也驗證以頻率為基礎的多層神經網路晶片具有良好的學習和回想特性。此以頻率為基礎的多層神經網路以VLSI實現,將有助於日後ASIC的設計發展應用。

In this thesis, a Very Large Scale Integrated (VLSI) realization of Frequency-Based Multilayer Neural Network (FBMNN) is proposed. As the signal is expressed by the frequency, a simple frequency converter replaces the multiplier. The neuron unit uses the Modified Voting Circuit (MVC) as the nonlinear activation function to improve nonlinear characteristics. In addition, we can change the number of shift register stage to enhance the neuron characteristics. The advantage of the MVC is that it can save more area of circuit than the Voting Circuit (VC) proposed by H. Hikawa.
The design of frequency-base multilayer neural network is accomplished and verified in Complex Programmable Logic Device (CPLD). Chip’s frequency is up to 40 MHz in CPLD. The test results show that the proposed neuron has a very good nonlinear function owing to the modified voting circuit and also verify that the proposed FBMNN has good learning and recalling capabilities. The VLSI realization of frequency-based multilayer neural network will be helpful to the design and application of ASIC in the future.

誌謝
中文摘要
Abstract
目錄
圖目錄
表目錄
第一章 緒論
1.1 前言1
1.2 文獻回顧
1.3 研究目的
1.4 論文架構
第二章 多層神經網路理論探討
2.1 多層神經網路演算法則簡介
2.1.1 前向路徑
2.1.2 後向路徑
2.2 多層神經網路演算法整理
2.2.1 多層神經網路學習狀態過程
2.2.1 多層神經網路回想狀態過程
第三章 電路架構之設計
3.1 CLK of MNN Unit
3.2 Frequency-Based MNN Unit
3.2.1 神經連鎖單元
3.2.2 神經元單元
3.2.3 脈波微分器單元
3.2.4 線性回授移位暫存器單元
3.2.5 誤差脈波產生單元(Error Pulse Generating Unit)
3.2.6 上下計數器單元(Up_Down Counter Unit)
3.3 Weight Data Input Unit
3.4 Weight Data Output Unit
3.5 整體電路模擬
第四章 硬體電路實現及驗證
4.1 CPLD 實現及驗證
4.2 電路比較
4.3 ASIC 實現
4.3.1 Cadence’s Leapfrog 模擬結果
4.3.2 晶片佈局及包裝
4.3.3 Post-Layout Simulation
第五章 結論
5.1 結論
5.2 未來發展
參考文獻

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