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研究生:李偉禎
研究生(外文):WEI-CHEN LEE
論文名稱:以FPGA設計影像處理中極座標轉直角座標之最佳映成途徑
論文名稱(外文):FPGA-Based Optimal Mapping Implementation for Polar to Cartesian Coordinate Transformation In Image Processing
指導教授:任善隆任善隆引用關係李彥杰李彥杰引用關係
學位類別:碩士
校院名稱:義守大學
系所名稱:電子工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2001
畢業學年度:89
語文別:中文
論文頁數:57
中文關鍵詞:掃瞄取樣轉換器Bresenham現場可規劃邏輯閘陣列
外文關鍵詞:Scan converterBresenhamFPGA
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以往影像處理系統中涉及三角函數乘法運算的座標轉換功能均以軟體方式處理,但軟體速度較慢較難以配合需即時處理之快速雷達資料,本研究主要目的在以硬體電路設計出應用於雷達顯示系統中需即時快速處理的掃描轉換器(scan converter)。該掃描轉換器可快速地將雷達的距離(range)及方位(azimuth)極座標(polar coordinate)資料轉換成TV螢幕上X/Y直角座標像點位址資料。
本研究以BRESENHAM加減法運算取代極座標中乘法運算,並以FPGA(Field Programmable Gate Array)之元件設計,線路中並處理將雷達接收的脈波重覆週期(Pulse repetition frequency )寬度上壓縮(compression)數個取樣資料後填入螢幕所需的像點(pixel)資料,或以一個雷達視訊取樣資料擴展(expansion) 填入數個螢幕像點位址。
An axis transformation is necessary if radar data, expressed in terms of polar coordinates, is to be displayed on a raster scan display, which must use Cartesian coordinates. The transformation to Cartesian coordinates requires real multiplication by trigonometric functions. Normally, it is achieved by software. The slow operation in software is unable to meet the requirement of radar data in real time.
This thesis will study the Bresenham algorithm to calculate the optimum pixel address using addition and subtraction operations in hardware. The pixel address of sample data of primary and secondary surveillance radar to be update can be implemented by hardware using ALTERA’s FPGA chip to achieve the performance of real time.
目錄 頁數
中文摘要………………………………………………………. I
英文摘要………………………………………………………. II
目錄……………………………………………………………. III
圖目錄…………………………………………………………. V
表目錄…………………………………………………………. VI
第一章 緒論…………………………………………………. 1-1
1-1 簡介……………………………………………………... 1-1
1-2 研究目的………………………………………………... 1-2
1-3 研究方法…………………………………………………. 1-2
第二章 理論基礎…………………………………………….. 2-1
2-1 雷達顯示器各項參數的計算………………………….. 2-1
2-2 極座標至直角座標的轉換…………………..…………. 2-3
2-3 撰寫計算像素位址的程式 …………………………….. 2-8
第三章 系統架構…………………………………………….. 3-1
3-1 系統程式………………………………………………… 3-1
3-2 像素位址產生器(Pixel Address Generator)電路架構… 3-2
第四章 硬體電路……………………………………………. 4-1
4-1 電路設計系統簡介…………………………………….. 4-1
4-1-1硬體描述語言(Hardware Description Language,HDL) 4-1
4-1-2現場可歸劃邏輯閘陣列(Field Programmable Gate
Array,FPGA)………………………………………… 4-2
4-2 8255介面卡電路………………………………………… 4-3
4-3 參數資料存放器及位址致能信號……………………… 4-4
4-3-1電路結構與功能……………………………………… 4-4
4-3-2規劃電路程式………………………………………… 4-6
4-4 快移方向像素位址累加電路(Fast_direction pixel address
accumulation)……………………………….…………… 4-7
4-4-1電路結構與功能………………………………………… 4-7
4-4-2規劃電路程式…………………………………………… 4-9
4-5 慢移駐址像素位址累加電路(Slow_current pixel address
accumulation)……………………………………………. 4-11
4-5-1電路結構與功能………………………………………… 4-11
4-5-2規劃電路程式…………………………………………… 4-13
4-6 快移駐址像素位址累加電路(Fast_current pixel address
accumulation)……………………………………………4-15
4-6-1電路結構與功能……………………………………… 4-15
4-6-2規劃電路程式…………………………………………… 4-16
4-7 狀態控制器………………………………………………… 4-18
4-7-1電路結構與功能………………………………………… 4-18
4-7-2規劃電路程式…………………………………………… 4-21
第五章 安裝及測試 …………………………………………… 5-1
5-1 製作FPGA Demo Board……..……………………………… 5-1
5-2 測試設計電路……………………………………………… 5-6
5-3 測試結果……………………………………………………. 5-7
第六章 討論. ……………………………………………… 6-1
參考文獻………………………………………………………. R-1
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(11) http://www.altera.com/literature/ds/acex.pdf
(12)http://www.altera.com/literature/dp/acex/ep1k100.pdf
(13) http://www.altera.com/literature/ds/dsconf.pdf
(14) http://www.altera.com/literature/ds/dsbytemv.pdf
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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