臺灣博碩士論文加值系統

本論文描述一個可以工作在5伏特240MHz~730MHz之CMOS鎖相迴路系統，輸入頻頻率為6MHz~18MHz，本鎖相迴路系統包括相位/頻率偵測器、電荷充放電路、低通濾波器、壓控振盪器及除頻器(Divider)。此鎖相迴路，可以被應用在通用序列匯流排中(USB 2.0)，提供內部的振盪頻率。
所提出的鎖相迴路系統中，相位/頻率偵測器用來偵測外部參考訊號與內部除頻後的訊號間的相位及頻率差，產生UP和DN的充放電數位控制訊號。電荷充放電路接收相位/頻率偵測器的輸出訊號，把偵測出來的相位差轉換成相對的電壓差，用來調變電壓控制振盪器的振盪頻率。低通濾波器由二階RC電路組成，目的在濾掉電荷充放電路所輸出的高頻訊號成份。電壓控制振盪器，採用環形振盪器架構，由CMOS差動對組成內部延遲單元，接受控制訊號調變延遲單元的延遲時間，以調變輸出頻率。除頻器採用同步與非同步組合而成，可提供除40的除數；其最高可除頻率大於700MHz。此鎖相迴路系統中，在電壓控制振盪器的部分，分別採用PMOS與NMOS差動輸入對的方式來完成，並比較其擾動對鎖相迴路的影響。在低通濾波器的電容部分，分別採用poly來製作與mos來製作，並比較其差異。
此鎖相迴路系統是使用聯華積體電路公司 0.5μm 雙層多晶矽--雙層金屬之N型井製程技術來摸擬與製作。整體耗電量為83mW，佈局面積若以多晶矽製作電容約為640μm × 740μm，而若以電晶體製作電容則為514μm x 532μm。

This thesis describes a 5V 240MHz~730MHz CMOS phase-locked loop (PLL),
which is composed of a phase/frequency detector (PFD),a charge pump
(CP),a low pass filter (LF),a voltage controlled oscillator (VCO) and
a frequency divider (FD). This PLL can be employed in the USB 2.0 system
to provide the internal oscillation frequency.
In this proposed PLL system, PFD detects the phase and frequency
error of the reference frequency and the divider output, and produces
the UP and DN signals. The CP transfers the digital signals, UP and DN,
to a relative voltage difference to change the frequency of the VCO.
The function of the second - order LF is composed of R and C is to filter
out the high frequency component of the output signal of the CP. The VCO
is designed with the ring - oscillator structure, where the delay cell consists of
a CMOS differential - pair that changes the delay time by the control
voltage. The FD employs both the asynchronous and synchronous circuits
to provide a divider of factor 40. The highest input frequency of the FD
is larger than 700MHz. In the PLL system, both PMOS and NMOS transistors
are applied as the differential input pair of the VCO and compared with
each other to the jitter effect. In the LF, the capacitor of the low pass
filter is implemented by poly silicon and MOS, respectively. Their
performances are also compared in this thesis.
The proposed PLL is simulated and implemented by the UMC 0.5μm CMOS
2P2M technology. The power consumption is 83mW. The total chip area is
640μm × 740μm (by poly cap.) and 514μm x 532μm(by mos cap.).

中文摘要 Ⅰ
英文摘要 Ⅱ
誌謝 Ⅲ
表目錄 Ⅶ
圖目錄 Ⅷ
第一章緒論 1
1.1 研究動機 ………………………………………………………… 1
1.2 論文組織 ………………………………………………………… 3
第二章頻率合成器系統簡介與分析 4
2.1 簡介 ……………………………………………………………… 4
2.2 鎖相迴路系統簡介與分析 ……………………………………… 5
2.2.1 相頻偵測器 …………………………………………… 8
2.2.2 電壓控制振盪器 ……………………………………… 10
2.2.3 除頻器 ………………………………………………… 11
2.2.4 迴路濾波器 …………………………………………… 11
2.3 高階鎖相迴路設計 …………………………………………… 13
2.3.1 三階鎖相迴路設計 …………………………………… 13
2.3.2 四階鎖相迴路設計 …………………………………… 16
2.4 鎖相迴路系統模擬 ……………………………………………… 17
第三章壓控振盪器電路設計 19
3.1 簡介 ……………………………………………………………… 19
3.2 傳統環狀振盪器 ………………………………………………… 20
3.3 差動式環狀振盪器 ……………………………………………… 22
3.3.1 電流模式電路簡介 …………………………………… 22
3.3.2 對稱性負載 …………………………………………… 23
3.3.3 壓控振盪器之延遲單元電路設計 …………………… 25
3.3.4 壓控振盪器之輸出級電路設計 ……………………… 26
3.3.5 鎖相迴路系統輸出抖動分析及設計考量 …………… 27
3.3.6 鎖相迴路系統的抖動分析 …………………………… 27
3.3.7 壓控振盪器設計上對抖動行為的考量 ……………… 28
3.3.8 差動式環狀振盪器模擬結果與佈局圖 ……………… 29
第四章 相位/頻率偵測器與除頻器電路設計 36
4.1 簡介 …………………………………………………………… 36
4.2 傳統式相位/頻率偵測器 ……………………………………… 37
4.2.1 互斥或/反互斥或閘相位偵測器 …………………… 37
4.2.2 三態相位偵測器 ……………………………………… 38
4.3 無輸出的輸入範圍探討 ……………………………………… 44
4.3.1 無輸出的輸入範圍 …………………………………… 44
4.3.2 消除無輸出的輸入範 ………………………………… 46
4.4 新型相位/頻率偵測器 ………………………………………… 47
4.4.1 非預充式相位/頻率偵測器 ………………………… 47
4.4.2 改良式相位/頻率偵測器 …………………………… 49
4.5 除頻器 ………………………………………………………… 54
4.5.1 除頻器電路設計 ……………………………………… 54
4.5.2 除頻器模擬結果與佈局圖 …………………………… 56
第五章 鎖相迴路及電荷充放電路設計 55
5.1 簡介 …………………………………………………………… 63
5.2 充電泵浦電路 ………………………………………………… 72
5.2.1 傳統充電泵浦 ………………………………………… 36
5.2.2 新式充電泵浦 ………………………………………… 40
5.2.3 充電泵浦模擬結果與佈局圖 ………………………… 40
5.3 迴路濾波器設計 ……………………………………………… 55
5.4 鎖相迴路的參數殳定義 ……………………………………… 66
第六章 結論與建議 81
6.1 結論 …………………………………………………………… 81
6.2 建議未來研究方向 …………………………………………… 82
參考文獻 84
表目錄
表 2.1 γ與相位邊限之關係圖表 ………………………………………… 15
表 3.1 對稱性負載的工作區域分析 ……………………………………… 24
表 3.2 差動式壓控振盪器比較表 ………………………………………… 31
表 5.1 二階系統中，鎖相迴路之參數方程式 …………………………… 79
表 5.2 鎖相迴路系統參數 ………………………………………………… 79
圖目錄
圖 1.1 充電泵浦鎖相迴路方塊圖 ………………………………………… 2
圖 2.1 (a)理想 (b)實際 頻率合成器輸出頻譜 ………………………… 4
圖 2.2 頻率切換時之暫態響應 …………………………………………… 5
圖 2.3 鎖相迴路基本電路方塊圖 ………………………………………… 6
圖 2.4 電壓控制振盪器曲線 ……………………………………………… 6
圖 2.5 線性模式下之鎖相迴路方塊圖 …………………………………… 7
圖 2.6 相頻偵測器與充電泵電路 ………………………………………… 8
圖 2.7 三狀態相頻偵測器狀態圖 ………………………………………… 9
圖 2.8 相頻偵測器時域圖 ………………………………………………… 9
圖 2.9 (a)電路圖 (b)頻率響應圖 一階迴路濾波器 …………………… 12
圖 2.10 (a)電路圖 (b)頻率響應圖 二階迴路濾波器 …………………… 14
圖 2.11 三階濾波器 ………………………………………………………… 16
圖 2.12 matlab simulink模擬鎖相迴路之方塊圖 ……………………… 18
圖 2.13 模擬結果 …………………………………………………………… 18
圖 3.1 傳統環狀振盪器電路圖 …………………………………………… 20
圖 3.2 頻率調整示意圖 …………………………………………………… 21
圖 3.3 電容值調整示意圖 ………………………………………………… 21
圖 3.4 電流模式電路示意圖 ……………………………………………… 22
圖 3.5 對稱性負載的電流-電壓特性 …………………………………… 24
圖 3.6 (a)NMOS輸入差動對 (b)PMOS輸入差動對 差動延遲緩衝器 … 25
圖 3.7 差動輸入轉單端輸出緩衝器 ……………………………………… 26
圖 3.8 輸出訊號發生抖動的情形 ………………………………………… 27
圖 3.9 差動式環狀震盪器架構 …………………………………………… 30
圖 3.10 壓控振盪器的控制電壓對輸出頻率關係 ………………………… 30
圖 3.11 壓控振盪器輸出抖動分佈圖 ……………………………………… 31
圖 3.12 壓控振盪器振盪頻率於220MHz時(PMOS input pair) ………… 32
圖 3.13 壓控振盪器振盪頻率於620MHz時(PMOS input pair) ……………32
圖 3.14 壓控振盪器振盪頻率於240MHz時(NMOS input pair) ………… 33
圖 3.15 壓控振盪器振盪頻率於730MHz時(NMOS input pair) ……………33
圖 3.16 壓控振盪器輸出頻譜振盪頻率於620MHz時(PMOS input pair) 34
圖 3.17 壓控振盪器輸出頻譜振盪頻率於730MHz時(NMOS input pair) 34
圖 3.18 壓控振盪器與輸出緩衝級的佈局圖 ……………………………… 35
圖 4.1 互斥或閘相位偵測器特性及其模擬結果 ………………………… 38
圖 4.2 傳統式三態相位/頻率偵測器電路架構圖 ……………………… 39
圖 4.3 傳統式三態相位/頻率偵測器佈局圖 …………………………… 40
圖 4.4 傳統式三態相位/頻率偵測器模擬結果及其特性曲線 ………… 41
圖 4.5 相位∕頻率偵測器狀態圖 ………………………………………… 42
圖 4.6 三態相位/頻率偵測器之輸入/輸出波形 ………………………… 44
圖 4.7 相位頻率偵測器與充電泵輸出轉移曲線 ………………………… 45
圖 4.8 改善後的傳統三態相位/頻率偵測器波形圖 …………………… 46
圖 4.9 非預充電式之相位∕頻率偵測器 ………………………………… 47
圖 4.10 U1領先U2時之輸出與輸入間的波形關係圖 …………………… 48
圖 4.11 非預充式相位/頻率偵測器之相位特性曲線 …………………… 48
圖 4.12 改良式三態相位∕頻率偵測器 …………………………………… 49
圖 4.13 改良式三態相位∕頻率偵測器摸擬結果 ………………………… 52
圖 4.14 改良式三態相位∕頻率偵測器佈局圖 …………………………… 53
圖 4.15 TSPC 正反器 ……………………………………………………… 55
圖 4.16 除頻器電路 ………………………………………………………… 55
圖 4.17 (a)佈局前 (b)佈局後 除頻器模擬結果 ………………………… 57
圖 4.18 除頻器佈局圖 ……………………………………………………… 58
圖 5.1 三態充電泵浦與迴路濾波器的簡單模型 ………………………… 57
圖 5.2 傳統充電泵浦電路圖 ……………………………………………… 58
圖 5.3 傳統充電泵浦模擬結果 …………………………………………… 58
圖 5.4 新式充電泵浦半電路 ……………………………………………… 59
圖 5.5 寬振幅疊串電流鏡 ………………………………………………… 60
圖 5.6 新式充電泵浦電路圖 ……………………………………………… 62
圖 5.7 充電泵浦偏壓電路 ………………………………………………… 62
圖 5.8 相位/頻率偵測器與充電泵浦相位差與電位差之關係圖 ……… 63
圖 5.9 (a)佈局前 (b)佈局後 充電泵浦模擬結果 ……………………… 64
圖 5.10 充電泵浦佈局圖 …………………………………………………… 64
圖 5.11 一階與兩階的迴路濾波器架構 …………………………………… 65
圖 5.12 3.7 k 電阻佈局圖 ……………………………………………… 66
圖 5.13 122 pF mos電容佈局圖 …………………………………………… 67
圖 5.14 122 pF poly電容佈局圖 ………………………………………… 67
圖 5.15 鎖相迴路之工作頻率範圍 ………………………………………… 69
圖 5.16 整個鎖相迴路之擾動情形(佈局後) ……………………………… 69
圖 5.17 鎖相迴路模擬結果 ………………………………………………… 71
圖 5.18 鎖相迴路整體晶片佈局圖 ………………………………………… 73

[1]J. Craninckx, M. Steyaert, Wireless CMOS frequency synthesizer design, Kluwer Academic Publishers, 1998.
[2]I. Novof etal,“Fully-integrated CMOS phase-locked loop with 15-240MHz locking range and 50 ps jitter,”IEEE Journal of Solid-State Circuits, Vol. 30, Nov. 1995, pp. 1259-1266.
[3]D. H. Wolaver, Phase-locked loop circuit design, Prentice Hall, Inc. 1991
[4]J. G. Maneatis and M. A. Horowitz,”Precise delay generation using coupled oscillators,” IEEE Journal of Solid-State Circuits, Vol. 28,pp. 1273-1282,December 1993.
[5]Ian A. Young, Jeffery K. Greason, and Keng L. Wong, “A PLL Clock Generator with 5 to 110MHz of Lock Range for Microprocessors,” IEEE Journal of Solid-State Circuits, Vol. 27, Nov. 1992, pp. 1559-1607.
[6]Behzad Razavi,Monolithic Phase-locked loops and Clock Recovery Circuits:Theory and Design, IEEE PRESS
[7]W. O. Keese, “An analysis and performance evaluation of a passive filter design technique for charge pump phase-locked loops”, National Semiconductor Application Note 1001, May 1996.
[8]J. Craninckx and M. S. J. Steyaert, “A 1.8-GHz CMOS Low-Phase-Noise Voltage-Controlled Oscillator with Prescaler,” IEEE Journal of Solid-State Circuits, Vol. 30, Dec. 1995, pp. 1,474-1,482.
[9]F. M. Gardner,”Charge-pump phase-lock loops,” IEEE Transactions on Communications, Vol. COM-28,pp. 1849-1858, November 1980.
[10] Henrik O. Johansson “A Simple Precharged CMOS Phase Frequency Detector” IEEE Journal of Solid-State Circuits, Vol. 33, Feb. 1998, pp. 295-299.
[11] P. Larsson and C. Svensson, “Skew safety and logic exibility in a true single phase clocked system,” in Proc. IEEE Int. Symp. Circuits Syst., 1995, pp. 941—944.
[12]J. G. Maneatis, “Low-jitter process-independent DLL and PLL based on self-biased techniques,” IEEE J. Solid-State Circuits, vol. 31, no 11, pp. 1723-1732, Nov. 1996.
[13] Frank Herzel and Behzad Razavi, “Oscillator Jitter Due to Supply and Substrate Noise,” IEEE Custom Integrate Circuits Conf. Proc., Feb 1998, pp. 489-492.
[14] R. E. Best, Phase-Locked Loops, 2nd ed.New York,NY : McGraw-Hill, 1993.
[15] H. Notani,H. Kondoh,and Y. Matsuda,”A 622 MHz CMOS phase-locked loop with precharge-type phase frequency detector,”Symposium on VLSI Circuits Digest of Technical Papers, pp. 129-130, 1994.
[16] David A. Johns and Ken Martin,”Analog Integrated Circuit Design”, by John Wiley & Sons Inc, 1997.
[17] T. C. Weigandt, B. Kim, and P. R. Gray, “Analysis of timing jitter in CMOS Ring oscillators,” 1994.
[18] W. H. Lee, J. D. Cho, and S. D. Lee, “A high speed and low power phase frequency detector and charge pump,” Design automation conference. Proceedings of the ASP-DAC’99 Vol. 1, 1999, pp.269-272.
[19] S. Mirabbasi and K. Martin, “Design of loop filter in phase-locked loops,” Electronics Letters 14th October 1999 Vol. 35 No. 21.
[20] Neil H.E. Weste and Kamran Eshraghian, Principles of CMOS VLSI Design:a systems perspective, 2nd ed. Addison Wesley, 1993.
[21] Jiren Yuan and Christer Svensson, “New TSPC Latches and Flipflops Minimizing Delay and Power,” in ISSCC 1996 Dig. Tech. Papers, pp. 160-161.
[22] B. Razavi, “A 900MHz/1.8GHz CMOS transmitter for dual band applications,” IEEE J. Solid State Circuits, vol. 34, pp.573-579, May 1999.
[23] Y. Moon, J. Choi, K. Lee, D.-K. Jeong, and M.-K. Kim, “A 62.5-250 MHz Multi-Phase Delay-Locked Loop using a Replica Delay Line with Triply Controlled Delay Cells,” IEEE Custom Integrate Circuits Conf. Proc., 1998, pp. 299-302.
[24] C. Vaucher and D. Kasperkovitz, “A wide band tuning system for fully integrated satellite receivers,” IEEE J. Solid State CIRcuits, vol.33, no.7, pp. 987-998, July 1998.
[25] Told C. Weigandt, Beomsup Kim, Paul R. Gray, “Timing jitter analysis for high frequency, Low power CMOS Ring oscillator design”, ISCAS, June 1994.
[26] Beomsup Kim, “High speed clock recovery in VLSI using hybrid analog/digital techniques”, UCB/ERL Memorandum, June 1990.
[27] A. Buchwald, K. Martin, “High speed voltage controlled oscillator with quadrature outputs”, Electronic Letters, vol. 27, No. 4, pp. 309-310, 14 Feb. 1991.
[28] 數位式PLL頻率合成器 陳英亮 譯， 超級科技圖書股份有限公司。