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研究生:曾建欽
研究生(外文):Chien-Chin Tseng
論文名稱:功率LDMOSESD破壞故障分析之研究
論文名稱(外文):A Study of ESD Failure Analysis in the Power LDMOS
指導教授:陳勝利陳勝利引用關係陳勛祥陳勛祥引用關係
指導教授(外文):Shen-Li ChenH. H. Chen
學位類別:碩士
校院名稱:大葉大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:64
中文關鍵詞:功率LDMOS靜電放電
外文關鍵詞:Power LDMOSSCRESD
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論文中將針功率LDMOS(200V)、SCR與SCR結合功率LDMOS做抗靜電放電能力測試。其中在功率LDMOS分面,採用PIN TO PIN測試方式,而SCR將採用陽極相對陰極,正向與負向分開測試。論文中將針對三種SCR製程結構HVNW-LVPW、LVPW-PSUB及HVNW-LVPW WITH POLY GATE,做靜電放電測試,期望能藉由靜電放電中的高電壓,使得P-N-P-N接面崩潰產生閂鎖效應,形成一極低阻抗的電流消散路徑,藉此來提高其靜電放電的防護能力。
由測試結果發現,SCR無論正向、負向皆有極佳抗靜電放電能力。最後將藉由失效分析技術,來探討功率LDMOS與SCR結合靜電放電測試未通過業界最低門檻的失效情形,並提出改善方針。

In this thesis , the ESD immunity levels of power LDMOS transistor(200V) , SCR , and LDMOS protected with an SCR will be investigated. In the ESD zap testing, the pip-to-pin combination and anode-to-cathode electrodes were used for the LDMOS and SCR, respectively. In SCR structures, there are three kinds of process structures which were the HVNW-LVPW, LVPW-Psub, and HVNW-LVPW with poly gate , respectively. It is hoped that high ESD protection performance was caused by the P-N-P-N junction breakdown induced latch-up phenomenon.
It is obviously found that the ESD immunity level of SCR and LDMOS protected with SCR are efficient in the ESD stress. Eventually, the ESD damage mechanism will be explained in LDMOS, SCR, and LDMOS protected with SCR by using the failure analysis technique. Finally, these damage mechanisms will bring up an idea to improve the devices or circuits ESD reliability.

封面內頁
簽名頁
授權書                     iii
中文摘要                     iv
英文摘要                     v
誌謝                     vi
目錄                      vii
圖目錄                      x
表目錄                     xiii
第一章 緒論                   1
1.1 前言                  1
1.2 論文架構                2
第二章 靜電放電模式與測試方法          4
2.1 靜電放電的產生             4
2.2 靜電放電模型               4
2.2.1 人體放電模型              5
2.2.2 機器放電模型              7
2.2.3 元件放電模型              8
2.2.4 電場感應模型             10
2.3 三種靜電放電失效模式          10
2.4 測試方式                11
2.5 三種靜電放電模式之破壞機制       14
2.6 ESD晶片失效位置判定          17
第三章 功率LDMOS之靜電放電防護研究       21
3.1 功率電晶體LDMOS           21
3.2 ESD保護元件              23
3.2.1 NMOS                 24
3.2.2 Bipolar                25
3.2.3 FOD 厚氧化層元件           26
3.2.4 SCR                 27
第四章 靜電放電測試              31
4.1 測試元件的的基本特性          31
4.1.1 200V LDMOS             31
4.1.2 SCR                 34
4.2 靜電放電測試              40
4.2.1 功率LDMOS(200V)靜電放電測試    40
4.2.2 SCR靜電放電測試            44
4.2.3 SCR+功率LDMOS 靜電放電測試     46
4.3 失效分析                51
4.3.1 LDMOS失效分析            51
4.3.2 SCR失效分析             57
4.3.3 SCR(HVNW-LVPW)with Poly Gate + LDMOS(W=100um
S=22um)         57
第五章 結論                  61
參考文獻                     62
附錄                      65
圖 目 錄
圖一 HBM靜電放電路徑示意圖             5
圖二 人體放電模式等效圖,工業測試標準MIL-STD-883
method 3015.72等效電路圖            6
圖三 HBM模型,0Ω負載時之放電波形          6
圖四 機器放電模型等效圖,工業測試標準EIAJ-IC-121 method
20等效電路圖                 7
圖五 MM模型,在0Ω負載時之放電波形         8
圖六 元件放電路徑示意圖              9
圖七 CDM之放電波形                9
圖八 I/O Pin 的靜電放電測試,(a)PS(+ VESD)、NS(-VESD)
模式;(b)PD(+ VESD)、ND(-VESD)模式     12
圖九 Pin to Pin的靜電放電測試            13
圖十 VDD to VSS的靜電放電測試            13
圖十一 Analog Pin的靜電放電測試           14
圖十二 三種模型之放電波形比較            16
圖十三 失效位置如箭頭所指              18
圖十四 靜電放電測試及失效分析流程圖         20
圖十五 功率電晶體LDMOS之剖面圖          22
圖十六 ESD保護電路示意圖              23
圖十七 NMOS電晶體剖面圖              24
圖十八 NMOS閘極、源極與基極接地,VD對ID之特性曲線 25
圖十九 (a)操作於自我偏壓,(b)由另一元件供給偏壓    25
圖二十 雙載子電晶體結構示意圖           26
圖二十一 簡單之TFO保護電路              27
圖二十二 SCR之概要等效電路,利用SCR元件來保護LDMOS電晶體
之汲極至源極端           28
圖二十三 橫向型SCR之剖面圖,內部有pnp和npn兩個寄生電
晶體,Rn代表n-well之阻抗,Rp代表p-well之阻抗,
Repi代表磊晶層之阻抗,而底部為高濃度、低阻抗
(5mΩ)的p型基板                  28
圖二十四 SCR特性曲線圖                29
圖二十五 功率元件LDMOS之佈局圖           32
圖二十六 LDMOS成品圖                 33
圖二十七 功率電晶體LDMOS之Vg-Id特性曲線圖     33
圖二十八 功率電晶體LDMOS W=100μm、S=22μm在Vg=0V時
之Vd-Id特性曲線圖               34
圖二十九 SCR1 (HVNW-LVPW)Va-Ia特性曲線圖       36
圖三十 SCR1(LVNW-Psub) Va-Ia特性曲線圖        36
圖三十一 SCR(HVNW-LVPW with Poly) W=100um      37
圖三十二 SCR(HVNW-LVPW)佈局圖            38
圖三十三 (a)SCR(HVNW-LVPW)成品圖(b)SCR(LVNW-Psub)
成品圖(c)SCR(HVNW-LVPW with Poly) 成品圖  39
圖三十四 功率LDMOS在Source接地Gate對Drain的I-V特性
曲線圖                    43
圖三十五 SCR+LDMOS #1正向ESD測試前後特性曲線圖  49
圖三十六 閘極對源極測試失效位置圖           50
圖三十七 SCR+LDMOS #1正向ESD測試前後特性曲線圖   50
圖三十八 LDMOS(100um)ESD測試,Zap pin : Drain、Source
Grounded(a)測試前(b)測試後上視圖       52
圖三十九 LDMOS在靜電放電情形下汲極端燒毀情形放大圖  53
圖四十 SEM試片位置研磨示意圖            54
圖四十一 SEM試片研磨上視圖              54
圖四十二 元件剖面失效位置示意圖            55
圖四十三 元件失效點SEM圖形             55
圖四十四 佈局改善說明圖                56
圖四十五 閘極失效位置圖                57
圖四十六 LDMOS液晶檢測法偵測失效點        58
圖四十七 LDMOS失效點去層次-1           59
圖四十八 LDMOS失效點去層次-2           59
表 目 錄
表一 為人體放電模式(HBM)元件耐壓表
(依據 ESD-SD5.1-1998)             10
表二 為機器放電模式(MM)元件耐壓表
(依據ESD-SD5.2-1999)             11
表三 為元件放電模式(CDM)元件耐壓表
(依據 ESD-SD5.3-1999)             11
表四 LDMOS參數列表                32
表五 SCR(HVNW-LVPW) W=100um           35
表六 SCR(LVNW-Psub) W=100um            35
表七 SCR(HVNW-LVPW with Poly) W=100umSCR5為對照組
(non-poly)                       37
表八 SCR(HVNW-LVPW Change with Width) X=22um Y=6um
                        37
表九 LDMOS(200V) HBM ESD測試結果,(a)以汲極為ESD測
試腳,源極接地,閘極浮接;(b) 以閘極為測試腳,源極
接地,汲極浮接;(c) 以閘極為測試腳,汲極接地,源極
浮接。                     41
表十 (a)SCR(HVNW-LVPW) W=100um 之靜電放電測試;
(b)SCR(LVNW-Psub) W=100um之靜電放電測試;
(c)SCR(HVNW-LVPW with Poly) W=100um 之靜電放電測試;
(d)SCR change with Width X=22um Y=6um之靜電放電測試                    45
表十一(a)SCR(HVNW-LVPW with Poly) W=100um + LDMOS(W=100um
S=22um) Zap pin Gate、Drain Grounded;(b)SCR(HVNW-LVPW
with Poly) W=100um+ LDMOS(W=100um S=22um)Zap pin Gate、
Source Grounded;(c)SCR(HVNW-LVPW with Poly) W=100um+
LDMOS(W=100um S=22um)Zap pin Gate、Source Grounded 48

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