臺灣博碩士論文加值系統

摘要
所有的算數四則運算中，加減法使用頻率最高，因此加法器速度的快慢會影響整個系統的效能。在快速的加法器中，CLA(Carry-Lookahead Adder)是最為人所熟知且常用，因為CLA使用了進位預測電路，減少進位傳遞的問題。而SDA(Signed-Digit Adder)則是另一種快速加法器，此加法器沒有進位傳遞的問題。本論文針對這兩種加法器做效能的分析，找出SDA及CLA的適用環境。
首先本論文提出一個功率消耗模型的建立方式，此功率消耗模型選取出受測電路中待觀測的基本元件，接著由C語言將整個受測電路的行為模擬出來，然後將亂數產生的測試訊號由行為模型模擬，並計算出模擬過程中基本元件的平均輸出變化次數，再乘上由CIC所得到基本元件的平均功率消耗參數，即得到整體受測電路的平均功率消耗。
在速度及面積的分析，本論文使用VHDL將各種長度的SDA與CLA電路設計出來，並分析此兩種加法器在不同位元長度下的特色及表現。接著提出一個微控制器RISC-sd51的驗證方法，並研究在此種微控制器架構下的環境中，兩種計算方式的效能。第一種是以SDA運算，運算結果以SDNS(Signed-Digit Number System)暫存，在將結果暫存一定的次數後，需要最後結果時，才轉回SMNS(Signed-Magnitude Number System)。而另一種方式則是以CLA運算，運算結果以SMNS輸出。本論文針對此兩種運算方式做研究，找出第一種方式需要暫存幾次，效能會比第二種方式好，並建立數學模型，分析效能上的差異。
實驗與模擬結果中，藉由與VHDL電路設計結果的比較可以驗證此功率消耗模型的準確度，由VHDL電路設計結果可以分析出SDA與CLA的特色，由實驗板的實做結果可以驗證數學模型。本論文的結果將會提供CPU設計者與程式開發者設計微處理器與微處理器程式的方向。

Abstract
Among the four basic arithmetic operations, addition is the most frequently used one. Therefore, a Micro-controller with a high performance addition unit can have better performance than a Micro-controller with a slow one. CLA (Carry-Lookahead Adder) is an important high-performance adder. Because of the circuits of carry prediction, CLA has small carry propagation delay. SDA (Signed-Digit Adder) is another high-performance adder. SDA is a parallel adder, and is carry-propagation-free. In this paper, we focused on the two types of adders, and analyzed the performance of CLA and SDA. First, we established a power model for SDA and CLA in C language, and this power model can precisely estimate the power consumption of SDA and CLA in an efficient manner. In order to compare the estimated results with actual power consumption, we implemented the CLA and SDA with different word lengths in VHDL language, and estimated the power consumption, area, and timing by using the EDA tools on workstation. We analyzed the area and timing of these two kinds of adders according to the results. Finally, we showed a verification method by using a proposed micro-controller, RISC-sd51. We analyzed the CLA and SDA performance and established a mathematic model under the environment of RISC-sd51. From the C amd VHDL simulation results, we know that the power model can accurately calculate the power consumption. The analysis of the VHDL simulation results, we know the characteristics of the CLA and SDA. The results provide the Micro-controller designer and programmer a direction on how to design a Micro-controller and how to write assembly language.

摘要………………………………………………………Ⅰ
Abstract…………………………………………………Ⅱ
目錄………………………………………………………Ⅲ
圖目錄……………………………………………………Ⅴ
表目錄……………………………………………………Ⅶ
第一章簡介……………………………………………1
第一節研究動機………………………………………1
第二節原理及方法……………………………………3
第三節論文架構………………………………………5
第二章原理簡介………………………………………6
第一節帶號位元加法器SDA原理說明……………… 6
第2-1-1節帶號位元數字系統SDNS定義…… 6
第2-1-2節Signed-magnitude數字系統
（SMNS）與SDNS之間的轉換………9
第2-1-3節SDNS加法器設計…………………11
第二節前瞻進位加法器(CLA)的原理說明…………15
第2.2.1節進位的遞迴關係…………………15
第2.2.2節階層式CLA的架構……………… 18
第2.2.3節二元樹CLA的架構……………… 22
第三章DCM功率消耗模型(Power Model)………… 26
第一節DCM原理說明…………………………………26
第二節DCM功率消耗模型的應用……………………29
第3.2.1節CLA Power Model的建立方法… 31
第3.2.2節SDA Power Model的建立方法… 37
第四章功率消耗模型的實驗與結果……………… 40
第一節模擬環境及參數的使用…………………… 40
第二節模擬結果與討論…………………………… 42
第五章RISC-sd51微控制器的設計與測試…………48
第一節RISC-sd51微控制器的架構…………………48
第5.1.1節RISC-sd51基本架構說明……… 48
第5.1.2節RISC-sd51新增SDNS架構說明… 51
第5.1.3節RISC-sd51控制單元設計方式… 53
第二節驗證方法…………………………………… 56
第三節快速雛形實驗板的架構…………………… 58
第5.3.1節實驗板的來源及其主要特色與功
能…………………………………58
第5.3.2節實驗板的基本功能介紹…………60
第5.3.3節實驗板的進階功能介紹…………61
第5.3.4節追蹤RAM內容的流程…………… 65
第四節個人電腦端的接收軟體…………………… 67
第五節驗證程式及結果討論……………………… 68
第5.5.1節記憶體及I/O的測試…………… 69
第5.5.2節算數邏輯及其他指令的測試……72
第5.5.3節驗證結果及討論…………………76
第六章SDA及CLA在RISC-sd51架構下的比較………81
第一節原理說明…………………………………… 81
第二節數學模型的推導…………………………… 83
第三節效能分析模型的應用……………………… 86
第七章結論………………………………………… 89
參考文獻…………………………………………………91
感謝詞……………………………………………………93

[1] Li Shang and Niraj K. Jha, “High-Level Power Modeling of CPLDs and FPGAs,” IEEE, 2001.[2] R. Marculescu, D. Marchlescu, and M. Oedram, “Probabilistic Modeling of Dependencies During Switching Activity Analysis,” IEEE Trans. on Computer-Aided Design, Vol. 17, No. 2, pp. 73-83, February 1998.[3] Christian V. Schimpfle, Sven Simon and Josef A. Nossek, “High-level Circuit Modeling For Power Estimation,” Electronics, Circuits and Systems, 1999. Proceedings of ICECS '99. The 6th IEEE International Conference on , Volume: 2 , 1999 Page(s): 807 -810 vol.2[4] Chetana Nagendra, Mary Jane Irwain, and Robert Michael Owens, “Area-Time-Power Tradeoffs in Parallel Adders,” IEEE Trans. on Circuit and System-II, Vol. 43, No. 10, pp. 689-702, October 1996.[5] Chihung Tsai, and Cychen, “Design of a RISC Microcontroller with fast Arithmetic capability.”[6] Naofumi Takagi, Hiroto Yasuura and Shuzo Yajima, “High-Speed VLSI Multiplication Algorithm with a Redundant Binary Addition Tree”, IEEE Transactions on Computer Volume. C-34, no. 9 , Sept. 1985 , Page(s): 789 - 796.[7] Behrooz Parhami, “Computer Arithmetic — Algorithms and Hardware Designs,”Oxford University Press, 2000 , Page(s): 91 — 96.[8] Richard P. Brent, and H. T. Kung, “A Regular Layout for Parallel Adders,” IEEE Transactions on Computer Volume. C-31, no. 3 , March. 1982 , Page(s): 260 — 264.[9] Leijten, J., van Meerbergen, J., and Jess, J., “Analysis and reduction of glitches in synchronous networks,” European Design and Test Conference, 1995. ED&TC; 1995, Proceedings. , 1995 , Page(s): 398 —403.[10] CIC (Chip Implement Center) Avant .35 Micron Process.Documents[11] http://www.cs.ucr.edu/~dalton/i8051/[12] Prof. John P. Hayes, VLSI Testing and Design for Test Workshop, NTHU, 2001[13] Frank Lee, “RISC 80C51 FPGA Prototype Platform User Manual,” AsLic Microelectronics Corp. , DEC, 2001.