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研究生:劉純娟
研究生(外文):Chun Chuan Liu
論文名稱:類比式直接誤差偵測同步鏡延遲電路
論文名稱(外文):The Design and Realization of Analog Direct-Skew-Detector Synchronous Mirror Delay Circuit
指導教授:楊清淵楊清淵引用關係
學位類別:碩士
校院名稱:華梵大學
系所名稱:機電工程研究所
學門:工程學門
學類:機械工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:95
中文關鍵詞:時脈誤差特殊應用積體電路直接同步鏡延遲電路延遲鎖定迴路環境因素同步
外文關鍵詞:skewASICdirect-SMDDLLPVTLsynchronous
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本篇論文所提出一類比式直接同步鏡延遲電路以用來快速解決時脈誤差的方法,時脈誤差產生的環境因素包括製程變異、操作電壓、溫度以及負載的不同所導致的,一般常使用鎖相迴路與延遲鎖定迴路來抑制時脈誤差的產生,但是往往在關閉切換後需要較長的時間才能達到穩定的狀態,而且通常鎖相迴路需要花到50個以上的時脈週期時間來鎖住相位,以致於會消耗較大的功率,故不適用在低功率的電路元件上。
類比式直接同步鏡延遲電路不僅可以應用在使用非固定式的時脈路徑中,如特殊應用積體電路,並且只要兩個時脈週期後即可鎖定相位。此類比式直接同步鏡延遲電路中包括了兩個部份,其一是直接同步鏡延遲電路,另一個則為延遲鎖定迴路。直接同步鏡延遲電路是在兩個時脈週期內將輸出的訊號做一個粗調的動作,而延遲鎖定迴路則是在兩個週期後來微調輸出的相位,由於類比式直接同步鏡延遲電路從關閉到達穩定的狀態所需要的時間相對地少了很多,故其消耗功率低。最後,將使用0.5-微米互補式金氧半製程來實現這個電路,操作頻率將在80∼100 MHz,其在100 MHz且供應電壓5-V時消耗功率為43mW。

This thesis presents a fast clock deskewing method with an analog direct-skew-detect synchronous mirror delay (ASMD). The clock skew is affected by various independent factors, such as the fabrication process, the power-supply voltage, the temperature, and the loading fluctuations (PVTL). Generally, the phase-locked loop (PLL) and the delay-locked loop (DLL) circuits are often used to suppress the effect of the clock skew. However, traditional PLLs and DLLs take quite a long time to be power-on or wake-up. They usually require 50 clock cycles or more to achieve lock-in state. Therefore, these circuits are not suited for the applications of clock-distributed systems requiring both shorter locked time and lower power dissipation.
The ASMD circuit suppresses clock skew in only two clock cycles for ASICs having unfixed and various clock paths. There are two loops in the ASMD circuit, one is direct-SMD and the other is DLL. The direct-SMD and DLL circuits are adopted to be coarse-tuning part in only two clock cycles and to be fine-tuning part after two clock cycles, respectively. The required lock-in time in ASMD is shorter. Therefore, the power consumption in ASMD is lower. The whole circuit is fabricated in UMC 5-V 0.5-μm 2P3M CMOS process. The operation frequency of the ASMD circuit is 80∼100 MHz, and the power consumption is 43 mW at 100 MHz with a 5-V supply.

摘要
第一章 緒論 1
1.1 時脈誤差簡介 1
1.2 研究動機 3
1.3 各章節編排 4
第二章 時脈誤差修正系統介紹 5
2.1 鎖相迴路與延遲鎖定迴路 5
2.1.1 鎖相迴路 5
2.1.2 延遲鎖定迴路 6
2.1.3 鎖相迴路與延遲鎖定迴路之優缺點評估 7
2.2 時脈同步延遲電路的四種分類 7
2.3 同步鏡延遲電路 9
2.3.1 同步鏡延遲電路之架構 9
2.3.2 同步鏡延遲電路之動作原理 10
2.3.3 同步鏡延遲電路之優缺點評估 12
2.4 直接同步鏡延遲電路 15
2.5 類比式直接同步鏡延遲電路 16
第三章 直接同步鏡延遲電路系統分析與模擬 18
3.1 直接同步鏡延遲電路中誤差偵測電路 19
3.1.1 誤差偵測電路之架構 19
3.1.2 誤差偵測電路之原理及模擬 19
3.2 直接同步鏡延遲電路中開關電路 22
3.2.1 開關電路之架構 22
3.2.2開關電路之原理及模擬 22
3.3 直接同步鏡延遲電路中具暫停功能之延遲線 23
3.3.1 兩種控制型之延遲線 23
3.3.2 具暫停功能延遲線之動作原理及模擬 25
3.4 直接同步鏡延遲電路之原理及系統模擬 27
3.5 直接同步鏡延遲電路之優缺點評估 32
第四章 類比式直接同步鏡延遲電路系統分析與模擬 34
4.1 類比式直接同步鏡延遲電路之架構 34
4.2 類比式直接同步鏡延遲電路之行為分析 36
4.2.1 系統穩定度分析 36
4.2.2 延遲鎖定迴路之鎖相行為分析 40
4.2.3 延遲鎖定迴路之抖動分析 42
4.2.4 數學分析之結論 45
4.3 類比式直接同步鏡延遲電路之壓控延遲線 46
4.3.1 壓控延遲線之架構 47
4.3.2 壓控延遲線之動作原理及模擬 48
4.4 類比式直接同步鏡延遲電路之相位偵測器與充電浦 50
4.4.1 相位偵測器 51
4.4.2 充電浦 52
4.4.3 相位偵測器與充電浦之動作原理及模擬 53
4.5 類比式直接同步鏡延遲電路之電位轉換電路 54
4.6 類比式直接同步鏡延遲電路之系統模擬 55
第五章 電路佈局及測試 59
5.1 電路佈局 59
5.2 晶片測試 66
第六章 結論與未來展望 66
附錄一 測試前考量 67
附錄二 系統模擬-MATLAB Files 70
參考文獻

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