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研究生:張婉茹 
論文名稱:應用於IEEE802.11b無線區域網路之載波回復電路實現
論文名稱(外文):Implementation of a Carrier Recovery Circuit for IEEE 802.11b WLAN
指導教授:張振豪
學位類別:碩士
校院名稱:國立中興大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:英文
論文頁數:70
中文關鍵詞:載波回復
外文關鍵詞:Carrier Recovery circuitIEEE 802.11bCCKBarker
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在本論文中我們主要討論頻率及相位漂移對IEEE 802.11b基頻接收機所造成的影響,在IEEE所制定的IEEE 802.11b協定中規定它的中心頻率是在2.4GHz這個頻段,而它可容許的頻率偏差是+/- 25 ppm,所以我們可以知道這整個系統可以容許的頻率偏差範圍是+/- 120 KHz,因此我們採用載波回復電路來移除介於傳輸信號及接收信號之的頻率偏差,並修正所接收到信號的相位錯誤
In this thesis, we describes the frequency offset and phase offset effects of IEEE 802.11b BBP receiver. The standard specifies that its central frequency is in the 2.4GHz bands, and the frequency offset tolerance is +/- 25 ppm. Therefore, the whole system has +/- 120 KHz frequency tolerance. Here, we use a carrier recovery loop circuit to remove the frequency offset between transmitter and receiver and to correct the phase offset of the received signal.
摘 要 i
ABSTRACT ii
誌 謝 iii
Contents iv
List of Figures vi
List of Tables ix
Chapter 1 Introduction 1
1.1 Motivation 1
1.2 Thesis Organization 2
Chapter 2 Overview of High-Speed Wireless LAN 3
2.1 Introduction to Wireless Communication Systems 3
2.2 The IEEE 802.11b WLAN 5
2.2.1 Introduction 5
2.2.2 High Rate PHY Layer and PPDU Format 7
2.3 Spread Spectrum Technology and Modulation 10
2.3.1 Direct Sequences Spread Spectrum 10
2.3.2 Differential Binary Phase Shift Keying 12
2.3.3 Differential Quadrature Phase Shift Keying 13
2.3.4 Barker Sequences 15
2.3.5 Complementary Coke Keying 16
2.4 IEEE 802.11b Baseband Processor 18
2.4.1 Block Diagram of BBP Transmitter 19
2.4.2 Block Diagram of BBP Receiver 20
Chapter 3 Carrier Recovery Loop 22
3.1 Introduction to Carrier Recovery 22
3.2 Phase-Locked Loops 23
3.2.1 PLL Analysis 23
3.2.2 Costas Loop 31
3.2.3 Modified Costas Loop 33
3.3 De-rotator 34
3.4 Theorem of the Phase Detector 36
3.4.1 Maximum Likelihood Estimation 38
3.4.2 Cross Product Detector 39
3.4.3 Modified Costas Detector 40
3.5 Loop Filter 44
3.6 NCO 46
3.6.1 Rom-based NCO 48
3.6.2 Rom-less NCO 49
Chapter 4 Hardware Implementation 52
4.1 Cell-based Design Flow 52
4.2 Simulation Results 53
4.2.1 MATLAB Simulation Results 54
4.2.2 RTL Simulation Results 57
4.2.3 Logic-Level Simulation Results 64
4.3 Physical Layout and Chip Summary 66
Chapter 5 Conclusions 68
Reference 69
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