跳到主要內容

臺灣博碩士論文加值系統

(75.101.211.110) 您好!臺灣時間:2022/01/26 12:14
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

: 
twitterline
研究生:洪呈熙
研究生(外文):Cheng-Hsi Hung
論文名稱:靜態記憶體控制器之智產設計及其在單晶片系統中之整合與驗證
論文名稱(外文):IP Design of Static Memory Controller for SoC Integration and Verification
指導教授:劉濱達
指導教授(外文):Bin-Da Liu
學位類別:碩士
校院名稱:國立成功大學
系所名稱:電機工程學系碩博士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:62
中文關鍵詞:記憶體控制器
外文關鍵詞:SoCmemory controllerIP
相關次數:
  • 被引用被引用:0
  • 點閱點閱:457
  • 評分評分:
  • 下載下載:121
  • 收藏至我的研究室書目清單書目收藏:1
本論文主要目標為發展靜態記憶體控制器智產,並利用共同的匯流排介面建立一個基本的單晶片系統平台,平台中整合的智產除了靜態記憶體控制器外,還包含本實驗室另外研發之薄膜液晶顯示器控制器及直接記憶體存取控制器。
靜態記憶體控制器為一系統匯流排上模組,負責外部匯流排上記憶體系統的存取控制,支援唯讀記憶體、靜態隨機存取記憶體及快閃記憶體等,三種不同種類的記憶體裝置,另外為了能夠有更大的彈性來適用於不同的系統環境,智產設計上還使用了可規劃參數暫存器用來儲存各種環境參數。
單晶片系統整合以AMBA為藍本設計一晶片上匯流排系統(on chip bus)並建立共同的匯流排介面,將各智產配合包裝器(wrapper)連接上系統匯流排,同時加上匯流排仲裁器(arbiter)及位址解碼器(decoder),以完成基本單晶片系統。
論文中所有設計都以Verilog硬體描述語言撰寫,並在Xilinx FPGA操作軟體上驗證完成,若以VIRTEXE V2000EFG680型FPGA實現,可得到最高頻率24.764MHz。
The major target of this thesis aims at developing a static memory controller (SMC) IP, as well as constructing a fundamental SoC platform by means of a common bus interface. The system platform integrates not only the SMC but also the LCD controller together with DMA controller developed by SPIC laboratory.
The proposed SMC resides on the system bus and takes control of the memory system on the external bus. It supports three types of memory devices, including ROM, SRAM and flash memory. For achieving great flexibility to apply on assorted system environments, the proposed design utilizes programmable registers for storing different environmental parameters.
We propose an on-chip-bus (OCB) architecture referring to the AMBA specification for convenience of SoC integration. By connecting each IP onto the system bus via the wrapper, and concurrently loading the bus arbiter and address decoder, a basic SoC platform can be completely fulfilled.
All of the modules within this thesis are coded with Verilog and verified on Xilinx FPGA. The proposed design can achieve the maximum operating frequency of 24.764MHz while implemented on VIRTEXE V2000EFG680 FPGA.
目 錄
1 緒論…………………………………………………1
1.1 研究背景……………………………………………1
1.2 單晶片系統之概況…………………………………1
1.3 研究動機……………………………………………2
1.4 本篇論文的組織……………………………………3
2 單晶片系統架構之規劃……………………………4
2.1 單晶片系統之基本設計概念………………………4
2.1.1 單晶片系統之架構…………………………………4
2.1.2 單晶片系統的設計流程……………………………5
2.1.3 單晶片系統設計實例………………………………7
2.2 單晶片系統平台的規劃和應用……………………8
3 晶片上匯流排及相容介面之包裝器………………10
3.1 晶片上匯流排介紹…………………………………10
3.2 晶片上匯流排系統…………………………………11
3.2.1 系統特色……………………………………………12
3.2.2 系統描述……………………………………………12
3.2.3 匯流排訊號說明……………………………………13
3.2.4 匯流排操作說明及波形……………………………16
3.3 相容介面之包裝器構想……………………………17
3.4 相容介面之包裝器設計……………………………19
4 矽智產設計—靜態記憶體控制器…………………24
4.1 矽智產之基本設計概念……………………………24
4.1.1 智產初步的設計規劃………………………………25
4.1.2 子區塊的設計………………………………………26
4.1.3 智產的整合…………………………………………27
4.2 記憶體控制器規格…………………………………29
4.2.1 設計特點……………………………………………29
4.2.2 模組描述……………………………………………30
4.2.3 模組總觀……………………………………………31
4.2.4 模組操作說明………………………………………33
4.2.5 整合相關資料………………………………………34
4.3 靜態記憶體控制器發展……………………………38
4.3.1 子區塊劃分概念……………………………………38
4.3.2 子區塊功能說明……………………………………41
4.4 靜態記憶體控制器驗證……………………………42
4.4.1 記憶體模組操作波形………………………………43
4.4.2 靜態記憶體控制器輸出波形………………………46
4.4.3 驗證方法與環境……………………………………47
5 單晶片系統整合與驗證……………………………49
5.1 單晶片系統整合……………………………………49
5.1.1 矽智產和晶片上匯流排介面之設計與驗證………49
5.1.2 晶片中矽智產的功能驗證…………………………51
5.1.3 系統其他規劃………………………………………52
5.2 單晶片系統驗證……………………………………53
5.2.1 介面驗證……………………………………………54
5.2.2 應用驗證……………………………………………54
5.3 FPGA實現相關資料…………………………………56
6 結論與未來展望……………………………………58
6.1 結論…………………………………………………58
6.2 未來展望……………………………………………59
參考文獻………………………………………………………61
[1].R. Rajsuman, System-on-a-Chip: Design and Test, Norwood, MA: Artech House, 2000.
[2].J. Biggs, N. Salter and A. Gibbons, Soft IP Deployment: Creating and Integrating Complex Virtual Components, ARM Corporation, Cambridge, 2001.
[3].ARM PrimeXsys Platforms White Paper (revision 2.0), ARM Corporation, Cambridge, 2002.
[4].S. Furber, ARM System-on-Chip Architecture, Reading, MA: Addison-Wesley, 2000.
[5].S. Furber, ARM System Architecture, Reading, MA: Addison-Wesley, 2000.
[6].R. Seepold and N. M. Madrid, Virtual Components Design and Reuse, Boston, MA: Kluwer Academic, 2001.
[7].AMBA Specification (Rev 2.0), ARM Corporation, Cambridge, 1999.
[8].S. Lee, S. Yoo and K. Choi, “Reconfigurable SoC design with hierarchical FSM and synchronous dataflow model,” in Proc.10th Int. Symp Hardware/Software Codesign, 2002, pp.199-204.
[9].R. L. Lysecky, F. Vahid and T. D. Givargis, “Experiments with the peripheral virtual component interface,” in Proc. 13th Int. Symp. Syst. Synthesis, 2000, pp.221-224.
[10].M. Keating and P. Bricaud, Reuse Methodology Manual: For Systems-on-a-Chip Design, Boston, MA: Kluwer Academic, 1998.
[11].R. Seepold and A. Kunzmann, Reuse Techniques for VLSI Design, Boston, MA: Kluwer Academic, 1999.
[12].J. Zhao, W. Chen and S. Wei, “Parameterized IP core design,” in Proc. 4th Int. Conf. ASIC, 2001, pp.744-747
[13].ARM PrimeCell Static Memory Controller (PL090) Technical Reference Manual, ARM Corporation, Cambridge, 1999.
[14].Static Memory Controller (SMC) Data Sheet, TALITY Corporation, San Jose, CA, 2001.
[15].F. Schirrmeister and A. Sangiovanni-Vincentelli, “Virtual component co-design-applying function architecture co-design to automotive applications,” in Proc. IEEE Int. Conf. Vehicle Electron., 2001, pp.221-226.
[16].Mask ROM (MX23L12811) data sheet, MXIC Corporation, Hsinchu, 2001.
[17].Static RAM (IS61LV3216L) data sheet, ICSI Corporation, Hsinchu, 2001.
[18].Flash memory (MX29L3211) data sheet, MXIC Corporation, Hsinchu, 2001.
連結至畢業學校之論文網頁點我開啟連結
註: 此連結為研究生畢業學校所提供,不一定有電子全文可供下載,若連結有誤,請點選上方之〝勘誤回報〞功能,我們會盡快修正,謝謝!
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top