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臺灣博碩士論文加值系統

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研究生:蔡逸凡
研究生(外文):Yi-Fan Tsai
論文名稱:資料流處理器在數位訊號處理應用上記憶體節省方法之研究
論文名稱(外文):Study on Memory-saving Dataflow Processor for DSP Applications
指導教授:董蘭榮董蘭榮引用關係
指導教授(外文):Lan-Rong Dung
學位類別:碩士
校院名稱:國立交通大學
系所名稱:電機與控制工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:90
中文關鍵詞:資料流處理器數位訊號處理派翠網路記憶體節省系統晶片矽智財元件
外文關鍵詞:dataflow processordigital signal processingPetri netmemory-savingsystem on a chipsilicon intellectual property (SIP)
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現今數位訊號處理應用越來越廣泛,但無論是用ASIC或是FPGA來實現數位訊號處理的演算法,在硬體系統元件規劃完成後,還需要經過繁雜的運算工作排程,然後以硬體描述語言 (HDL) 來描述電路的邏輯行為並加以驗證,這樣的設計流程仍然需要長時間的反覆驗證程序才能完成系統,因此,我們想提供一種設計流程,利用資料流的方式,以派翠網路 (Petri Net) 為模型,直接描述系統行為來實現並驗證系統,在先前的研究成果中,我們研發出一個資料流處理器,利用這個處理器當核心,結合矽智財元件,並載入系統的資料流資訊到處理器上,便可以很快的實現系統,而且藉由重新載入新的系統資訊的動作就能夠重覆的規劃系統,但是在先前的研究當中,有著記憶體使用過量的問題,所以在本篇論文中,我們提出利用派翠網路模型來分析記憶體的使用情形,進而設計出記憶體使用量最節省的方法,並實現出對應的記憶體管理電路來搭配原來的資料流處理器,期能達到降低系統記憶體的使用量來達到節省晶片面積成本的目的。
Recently, digital signal processing (DSP) applications have been coming into the spotlight of VLSI implementation. The implementation of DSP algorithms normally requires resource allocation, task scheduling, and circuit realization. Designers usually spend much time on design and verification of DSP integrated circuits. To shorten the design cycle, the thesis provides a novel design paradigm for dataflow-kind DSP applications. The proposed design approach first uses the Petri-net model to describe the behavior of a DSP application, and then map the model onto a dataflow architecture based novel dynamic scheduling. Given a dataflow graph, designers only need to generate a Petri-net model to finish the implementation. Doing so, the design and verification cycle is significantly shorter than the traditional design flow. In addition to shorten the development time of DSP realization, the proposed architecture is rate-optimal, memory-optimal and processor optimal. The thesis proposes a memory optimization process for dynamic scheduling of dataflow computing and a memory controller to optimize the use of memory. As a result, the dataflow processor features high-degree of reconfigurability, memory-saving architecture, and high throughput rate.
第一章 簡介 …………………………………………………………… 1
1.1 研究動機 ……………………………………………………… 1
1.2 論文概要 ……………………………………………………… 3
第二章 研究背景 …………………………………………………… 5
2.1 DSP演算法之硬體實現 ………………………………………… 5
2.1.1 DSP演算法在硬體實現上遇到的問題 …………………… 5
2.1.2 二階IIR濾波器的實例 …………………………………… 6
2.1.3 時序規劃 (retiming) 對硬體的影響 ………………… 10
2.1.4 管線化 (pipelining) 對硬體的影響 ………………… 12
2.2 利用可重覆規劃 (re-configurable) 的硬體來實現應用 … 14
2.2.1 FPGA ……………………………………………………… 15
2.2.2 商用數位訊號處理晶片 (Commercial DSP IC) ……… 16
2.2.3 其他研究中的 re-configurable的硬體 ……………… 19
2.3 利用動態排程資料流處理器來實現硬體 …………………… 21
2.3.1 派翠網路的定義 ………………………………………… 23
2.3.2 Marked Graph …………………………………………… 26
2.3.3 動態排程資料流處理器的實現 ………………………… 27
第三章 動態排程記憶體使用量節省方法 ………………………… 33
3.1 從派翠網路來分析動態排程系統記憶體的使用量 ………… 33
3.2 針對迴圈路徑來安排記憶體 ………………………………… 37
3.3 非迴圈式的直接路徑的記憶體安排方式 …………………… 43
第四章 動態資料流處理器之硬體架構實現 ……………………… 50
4.1 系統架構的設計 ……………………………………………… 50
4.1.1 Broker …………………………………………………… 51
4.1.2 運算器與記憶體 ………………………………………… 56
4.1.3 PN-Table ………………………………………………… 59
4.1.4 記憶體管理電路 ………………………………………… 61
4.2 實現結果 - 三階IIR濾波器系統 ………………………… 68
4.2.1 三階IIR濾波器的SFG與Petri Net模型 ……………… 68
4.2.2 三階IIR濾波器資料流處理器系統 …………………… 77
第五章 結論 ………………………………………………………… 84
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[2] Keshab K. Parhi, “VLSI Digital Signal Processing Systems,” John Wiley & Sons, Inc., 1999.
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[19] Lan-Rong Dung, Yen-Lin Lee, and Chun-Ming Wu, “A Reconfigurable Architecture for DSP System-on-a-Chip,” SCI2001, July, 2001. (NSC 89-2215-E-009-119-)
[20] Lan-Rong Dung, Yen-Lin Lee, and Chun-Ming Wu, “A Reconfigurable Architecture for DSP SOC,” IWMATT2001, September, 2001. (NSC 89-2215-E-009-119-)
[21] Yen-Lin Lee and Lan-Rong Dung, “The Configurable Scheduler for IP-based SOC Synthesis,” the 12th VLSI Design/CAD Symposium, August, 2001. (NSC 89-2215-E-009-119-)
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