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臺灣博碩士論文加值系統

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研究生:林光敏
研究生(外文):Kuang-Min Lin
論文名稱:VDLMode2接收機架構之研究及DSP實現
論文名稱(外文):Architecture Study and DSP Realization of VDL Mode 2 Receiver
指導教授:李大嵩李大嵩引用關係
指導教授(外文):Ta-Sung Lee
學位類別:碩士
校院名稱:國立交通大學
系所名稱:電資學院學程碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:西班牙文
論文頁數:69
中文關鍵詞:軟體無線電特高頻數位鏈結模式 2數位信號處理器實體層頻率估計軟體無線電發展平台
外文關鍵詞:Software-Defined radioVDL Mode 2DSP processorphysical layerfrequency estimationSDR development platform
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軟體無線電架構的發展,近幾年來已成為一個極受矚目的研究領域。本論文首先將介紹軟體無線電(software-defined radio)平台之概念,進而將此概念,實際應用在特高頻數位鏈結模式2 (VHF Digital Link Mode 2, VDL Mode 2) 的數位多模式無線電 (Digital Multi-Modes Radio, DMMR) 上。在VDL Mode 2的實體層 (physical layer)中,未編碼位元錯誤率 (uncoded BER) 是評估VDL Mode 2接收機性能的一個重要指標,而這個指標又與載波頻率能否有效回復 (recovery) 有密切關係。因此吾人必須找出一種簡單、快速且有效的頻率估計方法,並經由模擬來驗證此方法能否符合VDL Mode 2的規範。根據模擬結果顯示,吾人所使用之演算法可完全符合VDL Mode 2的規範,且只要再經少許修改,即可向後繼續延伸至VDL Mode 3與VDL Mode 4。此外,論文中亦將介紹TMS320C5410 DSP數位信號處理器之硬體架構,與其軟硬體設計,並將已發展完成之里德—所羅門碼(Reed—Solomon code)載入其中,評估數位信號處理器 (DSP processor) 的處理能力。此外吾人亦將說明如何運用可程式場閘陣列 (field programmable gate array, FPGA)、ARM微處理器與DSP處理器 三者所結合的平台,來實現VDL Mode 2接收機。

Recently, the development of software-defined radio has been a fascinating research area in wireless communication signal processing. In this report, we will first introduce the concept of software-defined radio, and then apply the concept in the DMMR (Digital Multi-Modes Radio) of VDL (VHF Digital Link) Mode 2. In a practicing view of VDL Mode 2, the uncoded BER is an important index to evaluate the performance of VDL Mode 2 receiver, and it also has close relationship with the recovery rate of carrier frequency. Therefore, we have to find a simple, rapid and efficient method of frequency estimate to prove whether the method can meet the requirement of the specification of VDL Mode2 through simulation. According to the result of simulation, our algorithm can perfectly match the specification of VDL Mode 2. With a little more modification, it can further apply to the VDL Mode 3 and VDL Mode 4. In addition, we will introduce the architecture of TMS320C5410 DSP, and show how to design the hardware and software, and then load the developed Reed—Solomon code into our design to evaluate the performance of DSP. Furthermore we will integrate the FPGA (Field Programmable Gate Array)、ARM microprocessor and DSP processor to implement the receiver of VDL Mode 2.

目錄
中文摘要 ………………………………………………………………… i
英文摘要 ………………………………………………………………… ii
誌謝 ………………………………………………………………… iv
目錄 ………………………………………………………………… v
表目錄 ………………………………………………………………… viii
圖目錄 ………………………………………………………………… ix
中英文詞彙對照表 …………………………………………………………………………………………………………………………………… xii
第一章、 緒論…………………………………………………………… 1
第二章、 軟體無線電發展平台概述…………………………………… 4
2.1 軟體無線電基本架構………………………………………… 4
2.2 軟體無線電的分類…………………………………………… 5
2.3 現有之軟體無線電晶片……………………………………… 6
2.3.1 可程式數位昇頻器(DUC)…………………………………… 7
2.3.2 可程式數位降頻器(DDC)…………………………………… 7
2.3.3 可程式數位柯斯塔迴路(DCL)……………………………… 8
2.4 基頻FPGA、DSP處理器與ARM處理器之平台…………… 10
第三章、 VDL Mode 2實體層之介紹…………………………………… 17
3.1 VDL Mode 2簡介……………………………………………… 17
3.2 VDL Mode 2 實體層之規格………………………………… 19
3.2.1 符元率(Symbol Rate)………………………………………… 19
3.2.2 載波頻率(Carrier Frequency)………………………………… 19
3.2.3 調變(Modulation)……………………………………………… 19
3.2.4 脈波整型濾波器(Pulse Shaping Filter)……………………… 20
3.2.5 訊息格式(Message Format)…………………………………… 21
3.2.6 向前錯誤更正(FEC)…………………………………………… 22
3.2.7 交錯(Interleaving)……………………………………………… 23
3.2.8 位元攪拌(Bit Scrambling)…………………………………… 23
3.2.9 未修正位元錯誤率(Uncorrected BER)……………………… 24
第四章、 頻率估計方法之研究………………………………………… 28
4.1 資料輔助頻率估計(Data-Aided Frequency Estimation)……… 28
4.1.1 實際的頻率估計子…………………………………………… 28
4.1.2 Kay’s method………………………………………………… 30
4.1.3 Fitz’s method………………………………………………… 31
4.1.4 Luise & Reggiannini’s method………………………………… 32
4.1.5 Mengali & Moreli’s method…………………………………… 33
4.2 無資料輔助頻率估計(Non-Data-Aided Frequency Estimation)…………………………………………………… 35
第五章、 理論模擬與分析……………………………………………… 39
5.1 基本假設與各種模擬情況的比較…………………………… 39
5.2 VDL Mode 2接收機之架構與模擬…………………………… 41
第六章、 TI TMS320C5410 DSP處理器簡介與實現………………… 49
6.1 DSP處理器硬體部份………………………………………… 49
6.1.1 匯流排與記憶體結構(Bus And Memory Structure)………… 49
6.1.2 CPU與週邊結構(CPU Structure)…………………………… 50
6.2 DSP處理器軟體部份………………………………………… 51
6.3 VDL Mode 2收發機DSP模組發展現況說明……………… 52
6.3.1 DSP處理器部份……………………………………………… 52
6.3.2 FPGA部份…………………………………………………… 53
第七章、 結論…………………………………………………………… 64
參考文獻 ………………………………………………………………… 67
表目錄
表2.1 FPGA與DSP之比較表……………………………………… 12
表3.1 VDL標準定義與規範………………………………………… 25
表3.2 D8PSK符元對照表…………………………………………… 25
表3.3 訊息格式……………………………………………………… 26
表5.1 VDL Mode 2上鏈功率規劃(接收機靈敏度假設為-98dBm,1 NM = 1852公尺)……………………………………………… 43
表6.1 C5410 內建之ROM Table…………………………………… 54
表6.2 C54x CPU的MMR對照表…………………………………… 55
表6.3 C54x週邊的MMR對照表…………………………………… 56
表6.4 Reed—Solomon code編/解碼程式在C5410中執行所需的clock…………………………………………………………… 57
圖目錄
圖2.1 軟體無線電系統架構………………………………………… 13
圖2.2 軟體無線電參數空間………………………………………… 13
圖2.3 HSP50215功能方塊圖………………………………………… 14
圖2.4 HSP50214功能方塊圖………………………………………… 14
圖2.5 HSP50210功能方塊圖………………………………………… 15
圖2.6 VWS22100的系統架構圖…………………………………… 15
圖2.7 VWS22100與其它模組組成一GSM手機…………………… 16
圖2.8 數位多模式無線電DSP系統方塊圖………………………… 16
圖3.1 交錯器(interleaver)的資料排列方式………………………… 27
圖3.2 位元攪拌器(bit scrambler)的結構…………………………… 27
圖4.1 資料輔助接收機的基本結構………………………………… 37
圖4.2 採用Kay’s method的頻率估計……………………………… 37
圖4.3 採用Fitz’s method的頻率估計……………………………… 37
圖4.4 採用L&R’s method的頻率估計……………………………… 38
圖4.5 採用M&M’s method的頻率估計…………………………… 38
圖4.6 MPSK的open-loop algorithm………………………………… 38
圖5.1 兩種方法所產生之標準化頻率估計誤差變異量。(使用參數:頻率差距 )…………………… 44
圖5.2 兩種方法所產生之標準化頻率估計均方誤差。(使用參數:頻率差距 )………………………… 44
圖5.3 兩種方法所產生之標準化頻率估計均方誤差。(使用參數:頻率差距 )…………………………… 45
圖5.4 兩種方法所產生之標準化頻率估計均方誤差。(使用參數:頻率差距 )…………………………… 45
圖5.5 利用兩種方法所估計出之標準化頻率差距。(使用參數:最大頻率差距 )………………… 46
圖5.6 利用兩種方法所估計出之標準化頻率差距。(使用參數:頻率差距 )………………………… 46
圖5.7 利用兩種方法所估計出之標準化頻率差距。(使用參數:頻率差距 )………………………… 47
圖5.8 利用兩種方法所估計出之標準化頻率差距。(使用參數:頻率差距 )………………………… 47
圖5.9 VDL Mode 2數位多模式無線電接收機基本架構…………… 48
圖5.10 VDL Mode 2接收機採L&R’s method的未編碼位元錯誤率與 之比較(使用參數:最大頻率差距為967Hz, )………………………………………… 48
圖6.1 C54x DSP匯流排結構圖……………………………………… 58
圖6.2 C5410 DSP記憶體映射圖…………………………………… 59
圖6.3 軟體發展流程………………………………………………… 60
圖6.4 DSP處理器次系統功能方塊圖……………………………… 61
圖6.5 VDL Mode 2 收發機DSP處理器電路圖…………………… 61
圖6.6 Reed—Solomon code的編/解碼與內插器自測程式流程圖……………………………………………………………… 62
圖6.7 DSP處理器實驗電路板……………………………………… 63
圖6.8 FPGA次系統內部功能方塊圖……………………………… 63

參考文獻
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[23] TMS320C54x DSP vol. 2︰TMS320C54x Mnemonic Instruction Set, Texas Instruments, 1999
[24] TMS320C54x DSP vol. 3︰Algebraic Instruction Set, Texas Instruments, 1999
[25] TMS320C54x DSP vol. 4︰Application Guide, Texas Instruments, 1999
[26] TMS320C54x DSP vol. 5︰Enhanced Peripherals, Texas Instruments, 2001.
[27] TMS320C54x Assembly Language Tools, Texas Instruments, 1999
[28] TMS320C54x Chip Support Library API Reference Guide, Texas Instruments, 2001.

QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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