臺灣博碩士論文加值系統

中文摘要
數位音訊廣播(DAB)系統乃採用先進的數位信號處理技術，不僅能以極低的資料傳送速率來傳送立體聲音，更能夠克服接收信號受到衰退通道的影響，在DAB系統中反交錯器(Deinterleaver)及通道解碼器(Channel Decoder)皆為其中的關鍵元件，然而這些處理單元皆須要處理大量的數位資料，因此在硬體的實現上往往需要極大的記憶體空間來儲存這些資料。因此，如何在既有的DAB系統的需求與規範下，利用最少的記憶體空間，較小的硬體面積及較低的功率消耗來實現各個所需的關鍵元件，便是個非常重要且實際的研究主題。
本論文是希望透過通道解碼器(Channel Decoder)的設計研究，進而推導出可能減少資料儲存所需的記憶體空間與硬體面積損耗並符合於DAB系統需求上的通道解碼器的電路架構，首先，本論文將DAB通道Encoder/Decoder的過程與系統規範作一個簡單的介紹，並且就目前相關的電路架構從實際電路與應用的觀點中分析不同電路架構之特性
ETS 300 401定義的通道編碼(Channel Coding)方式，植基於剔除迴旋編碼(punctured convolutional coding)，可針對不同位元錯誤率(bit error rate)要求，同時，提供使用者資料均等(Equal Protection;EP)及不均等錯誤保護(Unequal Error Protection ; UEP)，以剔除位元來提高碼率(Code Rate)並藉由維特比解碼器(Viterbi Decoder)的錯誤更正能力來恢復正確的資料。
本論文以串列(serial)方式來完成維持比解碼器(Viterbi Decoder)中的 加一比較一選擇 單元(Add-Compare-Select Unit;ACSU)進而減少硬体(Hardware)線路和功率消耗(Power dissipation)。再將解碼步驟改以非同步(Asynchronous)方式進行，利用握手式(Handshaking)的方式，使解碼過程中，不受限於同步時脈邊緣(Clock edge)，進而提高其解碼速度。最後藉由硬体電路實現達到理論與實際相結合的目的。

Abstract
The Digital Audio Broadcasting(DAB)system, described in the European Eureka-147 standard, has attracted intensive attention in recent years because it can offer high-quality audio services and support multimedia data to mobile receivers, and might replace the traditional systems. Up to date, lots of efforts have been devoted to the development of low-cost DAB products, which comprise either fully or partial capabilities defined in the Eureka-147 standard. To build a DAB receiver, the fast Fourier transform (FFT), the de-interleaver, and the Viterbi decoder are key components, which are very suitable for a application-specific integration circuit(ASIC) implementation. This thesis focuses on exploring efficient solutions for hardware implementations of the Viterbi Decoder. Such that it can fit into the specification of the Eureka-147 standard under limited hardware resources. From the view of implementation , how to reduce the memory requirements of the dedicated components becomes a very practical and important issue to reduce the hardware overhead and power consumption. This thesis accomplishs the design and implementation of the Channel Decoder for the DAB receiver with fully decoding capability, in the meanwhile , we try to optimize for both area and power constraints, In chapter 2, ETS 300 401 the method of standarizing channel coding is based on a Punctured convolutional coding. It can provide users both equal and unequal Error protection by the bit error rate , It raises the code rate. by puncturing bits and regain the correct data with the error correcting ability of the Viterbi Decoder. In Chapter 3 the ACSU of the Viterbi Decoder was accomplished in serial to optimize for both area and power dissipation. The decoding steps of chapter 4 are performed in asynchronous and handshaking process to avoid the limitation of clock edges and to speed up the decoding. The achievement of this work in hardware implementation is valuable both academic and industrial points of view can be used as a basis of future applications.

目 錄
中文摘要i
英文摘要iii

第一章 前言1
1.1數位音訊廣播接收機通道解碼器之設計與實現1
1.2低功率通道解碼器之設計與實現2
1.3非同步通道解碼器之設計與實現3

第二章 數位音訊廣播接收機通道解碼器之設計與實現5
2.1數位音訊廣播接收機系統介紹5
2.2數位音訊廣播接收機系統通道編碼介紹5
2.2.1原始碼（Mother code）6
2.2.2數位音訊廣播接收機系統通道編碼電路7
2.3數位音訊廣播接收機系統通道解碼介紹7
2.3.1剔除電路介紹10
2.3.2維特比(Viterbi)解碼器介紹13
2.3.2.1維特比(Viterbi)解碼器演算法14
2.3.2.1a維特比(Viterbi)演算法（VA）14
2.3.2.2 維特比(Viterbi)解碼器架構16
2.3.2.2a分支路徑單元(Branch─Metric Unit )17
2.3.2.2b加─比較─選擇 單元(Add─Compare─Select Unit)18
2.3.2.2c留存分支單元(Survivor─Metric Unit)18
2.4數位音訊廣播接收機通道解碼器之設計與實現19
2.4.1剔除電路的設計與實現20
2.4.2維特比(Viterbi)解碼器之設計與實現20
2.4.2.1維特比(Viterbi)編碼器的真值表20
2.4.2.2維特比(Viterbi)解碼器的格子狀圖22
2.4.3維特比(Viterbi)解碼器的硬體電路之設計與實現22
2.4.3.1分支路徑單元(Branch─Metric Unit )電路之設計與實現22
2.4.3.2加─比較─選擇 單元(Add─Compare─Select Unit)電路之設計與實現23
2.4.3.3留存分支單元(Survivor─Metric Unit)電路之設計與實現33
2.4.4階層圖33
2.5數位音訊廣播接收機通道解碼器模擬結果33
2.6數位音訊廣播接收機通道解碼器設計結果42
2.7結論43

第三章　低功率通道解碼器之設計與實現45
3.1低功率通道解碼器45
3.2次格子狀圖結構(Sub-trellis structure)45
3.2.1蝴蝶圖45
3.2.2分支路徑單元(BMU)50
3.2.3加一比較一選擇 單元(ACSU)。50
3.2.4殘留路徑單元(SMU)架構51
3.3低功率通道解碼Viterbi解碼器之設計與實現52
3.3.1分支路徑單元(BMU)的設計與實現52
3.3.2加一比較一選擇單元(ACSU)的設計與實現52
3.3.3殘留路徑單元(SMU)的設計與實現60
3.3.4低功率通道解碼器模擬60
3.3.4.1階層圖60
3.3.4.2低功率通道解碼器之模擬實現61
3.3.4.3低功率通道解碼器之模擬結果70
3.4模擬內部配線圖71
3.5結論71



第四章 非同步通道解碼器之設計74
4.1非同步通道解碼器74
4.2非同步通道解碼器之設計與實現75
4.2.1 非同步握手式控制流程75
4.2.2 非同步分支路徑電路單元(BMU)76
4.2.3 非同步加一比較一選擇電路單元(ACSU)79
4.2.4 非同步殘留路徑單元(SMU)79
4.3 非同步低功率通道解碼器模擬時序圖79
4.4 非同步通道解碼器與各種通道解碼器之效能92
4.4 結論92

第五章 總結93
5.1總結93
5.2未來研究93

附 錄 A95
A.1參考文獻95
A.2參考書籍96

附 錄 B97
B.1數位音訊廣播通道解碼器(DAB Channel Decoder)詳細電路圖97
B.1.1數位音訊廣播通道解碼器(DAB Channel Decoder) 電路圖97
B.1.2反剔除電路圖98
B.1.3 32位元剔除向量存放電路圖99
B.1.4分支路徑單元(BMU)電路圖100
B.1.5分支路徑計算電路圖101
B.1.6加一比較一選擇 單元(ACSU)部份電路圖102
B.1.7加一比較一選擇 單元(ACSU)部份電路圖103
B.1.8加一比較一選擇 單元(ACSU)部份電路圖104
B.1.9加一比較一選擇 單元(ACSU)部份電路圖105
B.1.10加一比較一選擇 單元計算模組電路圖106
B.1.11狀態發生器0的 加一比較一選擇 單元計算模組電路圖107
B.1.12其他狀態發生器的 加一比較一選擇 單元計算模組108
B.1.13殘留解碼資料記憶体電路圖109
B.1.14殘留解碼資料記憶体部份電路圖110
B.1.15殘留解碼資料記憶体部份電路圖111
B.1.16殘留解碼資料的記憶体模組電路圖112
B.1.17殘留(survivor)解碼資料判決輸出電路(產生 global winner)113
B.2低功率通道解碼器維特比解碼器電路詳細電路圖114
B.2.1低功率通道解碼器維特比解碼器電路圖114
B.2.2低功率通道解碼器維特比解碼器BMU電路圖115
B.2.3低功率通道解碼器維特比解碼器ACS模組電路圖116
B.2.4低功率通道解碼器維特比解碼器ACSU電路圖117
B.2.5低功率通道解碼器維特比解碼器SMU電路圖118
B.3非同步低功率通道解碼器維特比解碼電路詳細電路圖119
B.3.1 非同步低功率通道解碼器維特比BMU解碼電路圖119
B.3.2 非同步低功率通道解碼器維特比ACSU部份解碼電路圖120
B.3.3 非同步低功率通道解碼器維特比ACSU部份解碼電路圖121
B.3.4 非同步低功率通道解碼器維特比ACSU部份解碼電路圖122
B.3.5 非同步低功率通道解碼器維特比ACSU部份解碼電路圖123
B.3.6 非同步低功率通道解碼器維特比SMU部份解碼電路圖124
B.3.7 非同步低功率通道解碼器維特比SMU部份解碼電路圖125
B.3.8 非同步低功率通道解碼器維特比SMU部份解碼電路圖126
B.3.9 非同步低功率通道解碼器維特比SMU部份解碼電路圖127

A.1參考文獻[1]ETS 300 401;Radio broadcasting system; Digital Audio Broadcasting(DAB)to mobile, portable and fixed receivers, May 1997.[2]洪清標,數位音訊廣播系統概論,電腦與通訊期刊,第49期,53-60頁,民國85年5月.[3]林鴻昇,數位音訊廣播系統的迴旋編碼和時域交錯,電腦與通訊期刊,第59期,38-46頁,民國86年5月.[4]謝明得、周孝興、吳建明,數位音訊廣播系統之反 交錯器及介面控制積體電路設計與實現,電腦與通訊期刊,第79期,38-44頁,民國88年5月.[5]M.D. Shieh, C.M. Wu, H.H. Chou, C.L. Liu and M.H. Chen, “Design andImplementation of A DAB Channel Decoder” IEEE Transactions on ConsumerElectronics, Vol, 45. No. 3, pp.553-562. Aug. 1999.[6] M.D. Shieh, C.M. Wu, H.H. Chou, M.H. Liu and C.L.Liu, “Design andImplementation of A DAB Channel Decoder” in Proc. International Conference On Consumer Electronics,pp,74-75.199..[7]Simon Haykin,”Commconication systems”,third edition, Wiley,1994A.2參考書藉[1]”CPLD數位電路設計使用Max-plus II”,摩裕訐與陸瑞強編著,全華,1999.[2]”糾錯碼”,王新梅與肖國鎖編著,儒林,1991.[3]”XILWX FPGNCPLD 數位邏輯設計實習”DAVE VAM DEN BOUT著,全華,1998