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研究生:劉英博
研究生(外文):Ying-Bo Liu
論文名稱:在記憶體處理器系統上設計一個新的程式分解機制
論文名稱(外文):The Design of a New Program Decomposition Mechanism for Processor-in-Memory Systems
指導教授:黃宗傳
指導教授(外文):Tsung-Chuan Huang
學位類別:碩士
校院名稱:國立中山大學
系所名稱:電機工程學系研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:49
中文關鍵詞:程式分解記憶體處理器
外文關鍵詞:Processor-in-Memoryprogram decomposition
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近年來,許多研究人員為了要降低中央處理器與記憶體間效能的差距,因此提出了記憶體處理器(Processor-in-Memory)這種新的計算機結構。在先前的研究中,我們針對此種新架構之特性提出了SAGE(Statement Analysis Grouping Evaluation)平行化系統,以充分發揮這種架構的優點。在這篇論文中,我們針對SAGE系統設計一種新的程式分解機制(Program Decomposition Mechanism),此機制根據程式中的控制流程(Control Flow)將其陳述(Statement)做分割(Partition),然後使用Polaris系統分析資料相依關係(Data Dependence Relation),並且產生可讓SAGE系統之工作排程(Task Scheduling)模組排程的加權分割圖(Weighted Partition Dependence Graph)。
In recent years, many researchers had proposed a new class of computer architecture, called processor-in-memory (PIM), to reduce the performance gap between the CPU and memory. In order to exploit the benefits of PIM, we designed a parallelizing system – SAGE (Statement Analysis Grouping Evaluation) in our previous research. In this paper, we design a program decomposition mechanism for SAGE system. The mechanism partitions the statements in a program into several parts according to control flow relation. Then it analyzes data dependence relation by using Polaris system, and generates weighted partition dependence graphs which are scheduled by task scheduling mechanisms of SAGE system.
中文摘要…………………………………………………………………I
英文摘要………………………………………………………………II
目錄……………………………………………………………………..III
圖目錄…………………………………………………………………..IV
表格目錄………………………………………………………………...V
第一章 簡介………………………………………………………….1
第二章 FlexRAM架構介紹…………………………………………3
第三章 SAGE系統介紹……………………………………………….5
第四章 程式分解機制之設計與實作…………………………………8
第4.1節超區塊圖………………………………………………..8
第4.2節陳述分割模組…………………………………………11
第4.3節超區塊圖建構模組……………………………………16
第五章 實驗結果……………………………………………………..37
第六章 結論…………………………………………………………..41
參考文獻………………………………………………………………42
[1] Y. Kang, W. Huang, S. Yoo, D. Keen, Z. Ge, V. Lam, P. Pattnaik, and J. Torrellas, “FlexRAM: Toward an Advanced Intelligent Memory System,” International Conference on Computer Design (ICCD), 1999.[2] M. Oskin, F. T. Chong, , and T. Sherwood, “Active Page: A Computation Model for Intelligent Memory Computer Architecture,” in Proc. 25th Annual International Symposium on Computer Architecture, pp. 192–203, 1998.[3] J. Granacki, et al., “Data Intensive Architecture: DIVA,” http://www.isi.edu/asd/ diva/, 1998.[4] D. Patterson, T. Anderson, N. Cardwell, R. Fromm, K. Keeton, C. Kozyrakis, R. Tomas, and K. Yelick, “A Case for Intelligent DRAM,” IEEE Micro, pp. 33-44, 1997.[5] D. Judd, and K. Yelick, “Exploiting On-Chip Memory Bandwidth in the VIRAM Compiler,” in Proc. 2nd Workshop on Intelligent Memory Systems, 2000.[6] A. V. Veidenbaum, W. Tang, R. Gupta, A. Nicolau, and X. Ji, “Adapting Cache Line Size to Application Behavior,” in Proc. International Conference on Supercomputing, 1999.[7] C. A. Moritz, M. Frank, and S. Amarasinghe, “FlexCache: A Framework for Flexible Compiler Generated Data Caching,” in Proc. 2nd Workshop on Intelligent Memory Systems, 2000.[8] T. C. Huang, and S. L. Chu, “SAGE: A New Analysis and Optimization System for FlexRAM Architecture,” in Proc. 2nd Workshop on Intelligent Memory Systems, 2000.[9] T. C. Huang, and S. L. Chu, “A New Analysis Approach for Intelligent Memory Systems,” in Proc. 16th International Conference on Computers and Their Applications, pp. 452-457, 2001.[10] T. C. Huang, S. L. Chu, and L. C. Lee, “Improving Workload Balance and Code Optimization in Processor-in-Memory Systems,” in Proc. 8th International Conference on Parallel And Distributed Systems, 2001.[11] J. R. Allen, D. Callahan, and K. Kennedy, “Automatic Decomposition of Scientific Programs for Parallel Execution,” In Proc. 14th Annual ACM Symposium on the Principles of Programming Languages, 1987.[12] D. J. Kuck, “A Survey of Parallel Machine Organization and Programming,” ACM Comput. Surv. 9, 1, pp. 29-59, 1977.[13] Polaris Developer’s Document. Center for Supercomputing Research and Development University of Illinois at Urbana-Champaign, 1995.[14] K. Faigin, S. Weatherford, J. Hoeflinger, D. Padua, and P. Petersen, “The Polaris Internal Representation,” International Journal of Parallel Programming, Vol. 22, No. 5, 1994.[15] J. Veenstra, and R. Fowler, “MINT: A Front End for Efficient Simulation of Shared-Memory Multiprocessors,” in Proc. 2th International Symposium on Modeling, Analysis and Simulation of Computer and Telecommunication Systems, pp. 201-207, 1994.[16] M. Y. Chen, “The Implementation of Task Evaluation and Scheduling Mechanisms for Processor-in-Memory Systems,” Master Thesis of Department of Electrical Engineering National Sun Yat-Sen University, 2002.[17] H. J. Jean, “Designing New Scheduling Mechanisms for Processor-in-Memory Systems,” Master Thesis of Department of Electrical Engineering National Sun Yat-Sen University, 2001.[18] K. E. Hsieh, “The Implementation of Code Generator for Processor-in-Memory Systems,” Master Thesis of Department of Electrical Engineering National Sun Yat-Sen University, 2002.[19] J. A. McHugh, “Algorithmic Graph Theory,” Prentice-Hall, 1990.
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