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臺灣博碩士論文加值系統

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研究生:闕隆一
研究生(外文):Lung-I Chiue
論文名稱:嵌入式快閃式記憶體中新型參考電壓和字線解碼電路的設計
論文名稱(外文):Novel Voltage Reference Circuit and Wordline Decoder Design for Embedded Flash Memory
指導教授:徐清祥徐清祥引用關係金雅琴
指導教授(外文):Charles Ching-Hsiang HsuYa-Chin King
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
論文頁數:77
中文關鍵詞:參考電壓字線解碼電路
相關次數:
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在快閃記憶體的電路核心中,能隙參考電壓電路(bandgap reference circuit)和字線解碼電路(Wordline decoder)是其中兩個重要的部份。能隙參考電壓電路可以提供了較外界供應電壓更準確的電壓,而其受溫度的影響也較小。它可以經由比較電路應用於提供準確的讀(read)、抹(erase)、寫(write)電壓,使記憶體元件的讀(read)、抹(erase)、寫(write)更能準確地控制。而字線解碼電路則是應用於將讀、抹、寫操作時,所需要的各種不同高、低電壓傳至記憶體元件陣列的字線。
為了與邏輯製程相容以製作嵌入式快閃式記憶體(embedded flash memory)。本篇論文提出了在單井製程的限制下,這兩種電路的實現方法。首先在能隙參考電壓電路中,由於此種單井製程並未對BJT的特性有很好的掌握,使得輸出電壓的準確度不能夠準確的掌握。故新型電路去除掉BJT的使用,使得每一個電路在製作出來之後可以免除掉BJT特性的變化,而造成參考電壓的大變化。此亦簡化了設計的困難度。
而在字線解碼電路方面,因為在單井製程下NMOS的端點無法耐高電壓,但為了提供0V的電壓,NMOS是必須採用的。且由於在邏輯製程中,閘極到通道崩潰電壓(Gate to Channel Breakdown Voltage)亦小於寫入時所需的高電壓。在此種限制下,新型電路提供了新的電路組態,並在製程限制下,使用一新型可耐端點高電壓的NMOS,達到字線解碼電路的正常操作,並保留直流耗電為0的低耗電特性。
In peripheral circuits of flash memory, bandgap reference circuit and wordline decoder are two very important components. Bandgap reference circuit provides precise and stable voltage level under temperature and power supply variations. It provides accurate voltages for read, erase and program through compare circuit so that the memory operation can be precisely controlled. Wordline decoder is used to transmit various voltages to the wordline for read, erase or write of a memory cell.
This paper provides newly design for bandgap reference circuit and wordline decoder circuit for embedded flash memory in standard logic CMOS process. Because BJT characteristics are not optimized and well controlled in CMOS process, all-MOSFET configuration without BJT is employed in the new proposed voltage reference circuit. This all-MOSFET voltage reference circuit demonstrates comparable characteristics to conventional BJT bandgap reference circuits.
Using standard logic process for embedded flash memory fabricated, voltages across source/drain junctions and gate to channel are limited to VDD. The new wordline decoder circuit uses cascode configuration that releases the voltage across device terminals and provide sufficient operation voltages. This circuit has been successfully fabricated and tested.
目錄
摘要 II
英文摘要 III
誌謝 IV
目錄 V
附圖目錄 VII
附表目錄 IX
第1章 緒 論 1
第2章 內嵌式快閃式記憶元件 4
2.1 傳統的快閃式記憶體元件介紹 5
2.1.1 傳統快閃式記憶元件的各種結構 5
2.1.2 傳統快閃式記憶元件的一些操作方式 6
2.1.2.1 N型通道快閃式記憶元件之操作方式 6
2.1.2.2 P型通道快閃式記憶元件之操作方式 7
2.2傳統的單一複晶閘快閃式記憶體元件回顧 8
2.3 新型內嵌式快閃式記憶元件 9
2.3.1 新型內嵌式快閃式記憶體元件的結構 10
2.3.2 新型內嵌式快閃式記憶體元件的操作方式 10
第3章 字線解碼電路 27
3.1 字線解碼電路 27
3.2 傳統電壓轉換電路介紹及其限制 28
3.3 新型電壓轉換電路 28
3.3.1 新型電壓轉換電路的電路組態及其操作 28
3.3.2 新型電壓轉換電路之模擬結果及其比較 30
3.3.2.1 直流偏壓模擬 30
3.3.2.2 交流偏壓模擬 30
3.4 實驗結果 32
3.5 結論 33
第4章 新型參考電壓電路 56
4.1 能隙參考電壓電路回顧 57
4.1.1 能隙參考電壓電路的原理 57
4.1.2 能隙參考電壓電路的實際電路實現 57
4.1.3 能隙參考電壓電路的模擬結果 60
4.2 其它純MOS電晶體參考電壓電路回顧 60
4.2.1 Beta-multiplier電路原理介紹 61
4.2.2 Beta-multiplier參考電壓電路的模擬結果 61
4.3 新型純MOS電晶體準確參考電壓電路 62
4.3.1 新型純MOS電晶體準確參考電壓電路原理介紹 62
4.3.2 新型純MOS電晶體準確參考電壓電路之其他討論 64
4.4 結論 65
第5章 結論 76
[1] W. Johnson, G. Perlegos, A. Renninger, G. Kuhn, and T. Ranganath “A 16k bit electrically erasable non-volatile memory,” in Tech. Dig. IEEE ISSCC, p.152, 1980
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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