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臺灣博碩士論文加值系統

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研究生:林彥甫
研究生(外文):YenFu Lin
論文名稱:系統晶片內嵌式記憶體在功率限制下之測試排程
論文名稱(外文):Embedded Memory Test Scheduling forSOC under Power Constraint
指導教授:吳誠文
指導教授(外文):Wu, Cheng-Wen
學位類別:碩士
校院名稱:國立清華大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2002
畢業學年度:90
語文別:中文
中文關鍵詞:測試排程內嵌式記憶體內建自我測試電路
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近年來,由於半導體製程及積體電路設計技術的進步,一個複雜的系統已可以整合在一個晶片上,而此一晶片則被通稱為系統晶片(System-on-a-Chip)。而在2000 ITRS Update中有估計,內嵌式記憶體在系統晶片中所佔的比率將越來越大,所以在SOC中,記憶體的測試將成為一個重要的問題。隨著整合的模組越多及技術越高,晶片測試將會成為整體流程中的瓶頸,而如何對測試做排程,使得測試能盡量並行化的執行,以縮短測試時間將是一個重要的工作。另外由於晶片在測試的過程中經常消耗比正常工作時還多的功率,為了避免在測試過程中由於過高的測試功率消耗,對晶片本身造成損害,測試時的功率消耗將是作測試排程的一個限制條件,它將由一個系統可容許的最大功率消耗來表示。針對以上的討論,我們必須在功率的限制下作測試的排程使得測試時間能縮短,為了快速的得到排程結果,一個有效率的演算法是必須的,之前前人所提出的方法,都著眼在求得最佳值,並沒有著重在縮短計算時間且得到不錯的結果。
在這篇論文中,我們提出了一個針對內嵌式記憶體在功率限制下的測試排程演算法,我們成功的縮短計算的時間並在大部分的測試資料下,得到令人滿意的結果。我們假定所測試的內嵌式記憶都由內建自我測試電路 (BIST) 來加以測試,並且可在任意的時間點開始作測試。為了估算所提出的演算法的效率,我們完成一個測試資料產生器,透過此產生器產生的資料可交由演算法加以運算得出結果,由此知結果差最佳值多少,我們針對每一種記憶體的數目產生了多達上百筆資料。論文中所提出的演算法可針對記憶體個數少 (15個以下) 的系統作最佳化的排程,並在記憶體個數達數百個時,亦能保持不錯的排程結果,而以上的演算法執行時間都能在一小時以內完成。

第一章 序論
第二章 問題公式化
第三章 記憶體測試排程的MILP模型
第四章 演算法
第五章 實驗結果

Y.Zorian, E.J.Marinissen, and S.Dey, "Testing embedded-core based system chips", in Proc.Int.Test Conf.(ITC),Oct.1998, pp.130-143
C.-W.Wu, J.-F.Li, and C.-T.Huang,"Core-based system-on-chip testing: Challenges and opport unities", J. Chinese Institute of Electrical Engineering, vol. 8,no.4,pp. 335-353,Nov.2001.

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